AD6655中频分集接收机技术手册

概述
AD6655是一款混合信号中频接收器，内置双通道、14位、80 MSPS/105 MSPS/125 MSPS/150 MSPS ADC和一个宽带数字下变频器(DDC)。旨在为低成本、小尺寸、多功能通信应用提供解决方案。
数据表：*附件：AD6655中频分集接收机技术手册.pdf

这款双通道ADC内核采用多级、差分流水线架构，并集成了输出纠错逻辑。每个ADC均具有宽带宽、差分采样保持模拟输入放大器，支持用户可选的各种输入范围。集成基准电压源可简化设计。占空比稳定器可用来补偿ADC时钟占空比的波动，使转换器保持出色的性能。

ADC数据输出端在内部直接与接收机的数字下变频器(DDC)相连，以便简化布局并减小互连寄生效应。数字接收机拥有两个通道，具有灵活的处理能力。各接收通道均具有四个级联信号处理级：32位频率转换器（数控振荡器，NCO）、半带抽取滤波器、定点FIR滤波器以及 f ADC /8 固定频率NCO。

除接收机DDC外，AD6655还具有多种功能，可简化系统接收机中的自动增益控制(AGC)功能。快速检测特性可以通过输出四位输入电平信息实现快速超量程检测，并且延迟很短。

此外，利用ADC的4个快速检测位，可编程阈值检测器可以监控传入信号的功率，且延迟很短。如果输入信号电平超过可编程阈值，粗调阈值上限指示器就会变为高电平。由于此阈值指示器的延迟很短，因此用户可以迅速调低系统增益，从而避免发生超量程情况。

第二个与AGC相关的功能是信号监控。 该模块允许用户监控输入信号的复合幅度，这有助于设置增益，以优化系统整体的动态范围。

经过数字处理之后，数据可以直接送至两个外部14位输出端口， 这些输出可以设置为1.8 V至3.3 V CMOS或1.8 V LVDS。 另外，CMOS数据还可以仅利用端口A，通过交错配置，以双倍数据速率输出。

AD6655接收器能够对很宽的中频频谱进行数字化处理。 每个接收机均设计用来同时接收主通道和分集通道的信号。 该IF采样架构与传统的模拟技术或较低集成度的数字方法相比，能大幅度降低器件的成本和复杂度。

需要时，灵活的掉电选项可以明显降低功耗。

设置与控制编程可以利用3位SPI兼容型串行接口来完成。

AD6655采用64引脚LFCSP封装，额定温度范围为−40°C至+85°C工业温度范围。

产品聚焦

1. 集成双通道、14位、150 MSPS ADC。
2. 集成宽带抽取滤波器和32位复信号NCO。
3. 快速超量程检测和带串行输出的信号监控器。
4. 取得专利的差分输入在最高450 MHz的输入频率下仍保持出色的信噪比(SNR)性能。
5. 灵活的输出模式，包括独立CMOS、交错式CMOS、IQ模式CMOS和交错式LVDS。
6. SYNC输入可以使多个器件同步。
7. 3位SPI端口用于寄存器编程和寄存器回读。

应用

• 通信
• 分集无线电系统
• 多模式数字接收器(3G)
  • TD-SCDMA、WiMax、WCDMA、CDMA2000、GSM、EDGE、LTE
• I/Q解调系统
• 智能天线系统
• 通用软件无线电
• 宽带数据应用

特性

• 信噪比(SNR)：74.5 dBc（75.5 dBFS、32.7 MHz带宽、70 MHz、150 MSPS时）
• 无杂散动态范围(SFDR)：80 dBc（至70 MHz、150 MSPS）
• 1.8 V模拟电源供电
• 1.8 V至3.3 V CMOS输出电源或1.8 V LVDS输出电源
• 1至8整数输入时钟分频器
• 集成双通道ADC
  • 采样速率高达150 MSPS
  • 中频采样频率达450 MHz
  • ADC内部基准电压源
  • 集成ADC采样保持输入
  • 灵活的模拟输入范围：1 V p-p至2 V p-p
  • ADC时钟占空比稳定器
  • 95 dB通道隔离/串扰
• 集成宽带数字下变频器(DDC)
  • 32位复数数控振荡器(NCO)
  • 抽取半带滤波器与FIR滤波器
  • 支持实数和复数输出模式
• 快速启动/阈值检测位
• 复合信号监控
• 节能的节电模式

框图

时序图

引脚配置描述

工作原理

AD6655有两个模拟输入通道、两个抽取通道和两个数字输出通道。中频（IF）输入信号在呈现于输出端口之前，会经过多个滤波、抽取阶段。

ADC架构

AD6655架构由前端采样保持放大器（SHA）组成，其后连接流水线开关电容ADC。每个阶段的量化输出先进行合并，再得到最终的14位数字校正逻辑结果。

流水线架构使第一级能够基于新的输入样本运行，并让其余各级对前一个样本进行处理，在时钟上升沿进行采样。

流水线的每一级（最后一级除外）均由一个低分辨率闪存ADC、一个数模转换器（DAC）以及一个积分误差放大器（MDAC）组成。MDAC对DAC输出与下一级流水线中闪存输入的差值进行放大。每一级中都有一位冗余，用于校正闪存误差。最后一级仅由一个闪存ADC组成。

每个通道的输入级包含一个差分SHA，可实现交流耦合或单端模式。输出数据锁存模块会阻塞数据、校正误差，并将数据输出到外部缓冲器。输出缓冲器由独立电源供电，在掉电期间，输出缓冲器进入高阻态。

模拟输入注意事项

AD6655的模拟输入采用差分开关电容SHA，针对差分输入信号处理进行了优化。

时钟信号交替切换SHA，使其在采样模式和保持模式间转换（见图46）。处于采样模式时，信号源必须能够在半个时钟周期内完成对采样电容的充电以及设置。

每个输入端串联一个小电阻，有助于降低驱动源输出级所需的峰值瞬态电流。可在输入端之间并联一个旁路电容，为动态充电电流提供通路。这种无源网络会在ADC输入端形成一个低通滤波器，因此，具体数值取决于应用场景。

在中频欠采样应用中，应减少旁路电容。结合驱动源阻抗，旁路电容会限制输入带宽。

为实现最佳动态性能，需匹配驱动VIN+和VIN - 引脚的源阻抗。通过减少ADC的共模设置误差，这些误差可被对称抵消。

内部差分基准缓冲器会产生正电压和负电压，用于定义ADC内核的输入范围。基准缓冲器的输出共模电压设置为VCMBUF（约1.6 V）。

输入共模

AD6655的模拟输入内部无直流偏置。在交流耦合应用中，用户必须从外部提供此偏置。将器件设置为VCM = 0.55 × AVDD可实现最佳性能，但该器件在更宽的范围内也能正常工作（见图45）。