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技术分享!国产ARM + FPGA的SDIO通信开发介绍!

Tronlong创龙科技 2024-05-14 08:05 次阅读
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SDIO总线介绍

SDIO(Secure Digital lnput and Output),即安全数字输入输出接口。SDIO总线协议是由SD协议演化而来,它主要是对SD协议进行了一些扩展。

SDIO总线主要是为SDIO卡提供一个高速的I/O能力,并伴随着较低的功耗。SDIO总线不但支持SDIO卡,而且还兼容SD内存卡。支持SDIO的设备比如手机和相机不仅能支持SD卡,TF卡,随着SDIO硬件设备的扩充SDIO总线的外围能够支持更多的SDIO设备比如Bluetooth,WIFI,GPS,Camera sensor等,它们的识别过程跟SD卡类似,主要差别是在SD协议的基础上做了些扩展。


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图1SDIO总线通信原理

国产ARM + FPGA架构介绍与优势

近年来,随着中国新基建、中国制造2025规划的持续推进,单ARM处理器越来越难胜任工业现场的功能要求,特别是如今能源电力、工业控制、智慧医疗等行业,往往更需要ARM + FPGA架构的处理器平台来实现例如多路/高速AD采集、多路网口、多路串口、多路/高速并行DI/DO、高速数据并行处理等特定功能,因此ARM + FPGA架构处理器平台愈发受市场欢迎。

因此,创龙科技一年前正式推出了基于全志T3 +紫光同创Logos处理器设计的ARM + FPGA全国产工业核心板,国产化率达100%。

全志T3为准车规级芯片,四核ARM Cortex-A7架构,主频高达1.2GHz,支持双路网口、八路UARTSATA大容量存储接口,同时支持4路显示、GPU以及1080P H.264视频硬件编解码。另外,创龙科技已在T3平台适配国产嵌入式系统翼辉SylixOS,真正实现软硬件国产化。

紫光同创Logos PGL25G/PGL50G FPGA在工业领域应用广泛,逻辑资源分别为27072/51360,与国外友商产品pin to pin兼容,主要用于多通道/高速AD采集或接口拓展。因其价格低、质量稳定、开发环境易用等优点,受到工业用户的广泛好评。尤其是开发环境,最快3天可完成从国外友商产品到紫光同创产品的切换。

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图2ARM + FPGA典型应用场景

国产ARM + FPGA的SDIO通信案例介绍

本章节主要介绍全志科技T3与紫光同创Logos基于SDIO的ARM + FPGA通信方案,使用的硬件平台为:创龙科技TLT3F-EVM工业评估板。最终实测写速率为5.678MB/s,读速率为5.744MB/s,误码率为0。

案例功能

该案例实现T3(ARM Cortex-A7)与FPGA的SDIO通信功能。

ARM端sdio_test案例实现SDIO Master功能,具体如下:

(1)打开SDIO设备节点,如:/dev/generic_sdio0;

(2)发送数据至SDIO总线,以及从SDIO总线读取数据;

(3)校验数据,然后打印读写速率、误码率。

FPGA端dram_sdio案例实现SDIO Slave功能,具体如下:

(1)FPGA将SDIO Master发送的数据保存至DRAM;

(2)SDIO Master发起读数据时,FPGA从DRAM读取数据,并通过SDIO总线传输至SDIO Master。

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图3ARM端程序流程图

案例演示

评估板上电后,请先固化FPGA案例dram_sdio_xxx.sfc可执行程序至FPGA端,FPGA需在ARM驱动加载前完成初始化。再将ARM端可执行文件sdio_test、"driver\bin\generic_sdio.ko"驱动拷贝至评估板文件系统任意目录下。

评估板上电启动,在generic_sdio.ko驱动所在路径下,执行如下命令加载驱动。

Target#insmod -f generic_sdio.ko


wKgaomZ1Oh-ANilxAAAX8viHW74988.png

图4


执行如下命令,可查看设备节点。

Target#ls /dev/generic_sdio0

wKgZomZ1OiGAaprAAAAFXGHM8pg513.png

图5


执行如下命令,可查询程序命令参数

Target#./sdio_test -h

wKgaomZ1OiGAQd1PAAAOW-dx1e8418.png

图6

执行如下命令,ARM通过SDIO总线写入随机数据至FPGA DRAM,然后读出数据、进行数据校验,同时打印SDIO总线读写速率和误码率,如下图所示。

Target#./sdio_test -d /dev/generic_sdio0 -s 1024

参数解析:

-d:设备节点路径;

-s:设置传输数据大小,单位为Byte。

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图7

本次测试SDIO总线通信时钟频率为最高50MHz,则理论通信速率为:(50 x 4 / 8)MB/s = 25MB/s。从上图可知,则可以清晰看到实测速率结果。

备注:实测速率相比理论速率偏低,与ARM端驱动和FPGA端逻辑实现、IP核配置有关。

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