Virtuoso Studio：寄生参数提取设计

基于 Cadence 30 年的行业知识和地位，全新人工智能定制设计解决方案 Virtuoso Studio 采用了多项创新功能和全新基础架构，能实现卓越的生产力，以及超越经典设计界限的全新集成水平。在本文中，您将了解到优异的模拟设计工具如何变得更好，并助您解决富有挑战性的设计问题。

在当今快节奏的世界中，寄生参数提取已成为一个普遍存在的问题。这种现象不仅出现在生物学上，也延伸到了片上系统（SoC）设计中。随着尖端技术的兴起，错综复杂的设备网络将我们的世界连接起来，每一个设备都更智能、更小巧、更高效，这一技术奇迹在很大程度上得益于 SoC 的创新发展。可靠、高效和多功能的 SoC 是这些设备的核心，随着体积的缩小，SoC 却需容纳更多功能，新的挑战随之产生。从版图完成度来看，电迁移（EM）和电压降（IR drop）至关重要，因为这些挑战可能会影响设计寿命和功能。传统流程中，我们在版图完成后提取 EM 和 IR 的参数细节，这可能会导致设计延迟。如果能在版图设计过程中即时查看 EM 和 IR 的参数细节，版图设计师的工作也能更轻松。

本文将探讨面对这些问题时，设计中寄生提取的重要性，以及它如何塑造现代 SoC 版图的设计周期，确保其满足功能和可靠性的严格要求。让我们潜入微观世界，面对电迁移（EM）和电压降（IR drop）的挑战，为设备耐久性而战。

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剖析 SoC 的挑战：EMIR 的困境

随着 SoC 几何尺寸的缩小，我们需要关注两件事：电迁移（EM）和电压降（IR drop）。EM 是指电子穿过金属，将金属离子拖向电流。片上系统（SoC）的小型化改变了这些组件内部接线的尺寸。随着导线变得更长、更窄，一个问题出现了：狭窄的导线“颈”会导致电流密度增加。增大的电流会对收窄处的金属原子施加力，进一步收缩已经很窄的通道。这种自传输的问题在高温环境下会被放大，对军事和汽车等操作条件繁重的行业构成威胁。电压降是另一件需要谨慎对待的问题：它会导致电压下降到电池的规格电压以下，导致间歇性故障。对于模块断电设计而言，电压分析至关重要，以确保当模块重新激活时，不会因为 IR 下降太多而导致芯片的其他部分故障。

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互联建立后正确性检查

在审视建立精确互联的复杂性时，互联建立后分析的重要性变得显而易见。确保连接建立后电流分配的准确性对于防止设计过程中因静态或有限电流而产生的问题至关重要。从传统上来看，版图完成后进行寄生参数抽取，如需要进行修改，则会导致延迟——可能只需细微调整，也可能是复杂的全面重新设计。一个主动和动态的策略是必不可少的，以避免上述瓶颈并弥补缩短的时间窗口。上述策略可以最小化重复的寄生提取，预测可能的重大修改，在避免延长设计周期的同时保证互连的准确性和可靠性。

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寄生提取：对寄生者的讨伐

寄生提取是版图设计周期至关重要的环节，需要严格遵守规格，提高版图精度。对寄生参数的精确提取有助于优化电路仿真并提高仿真输出的可靠性。为了设计稳健和持久运行的 SoC，必须进行彻底的 EMIR 检查，确保每个物理设计组件从一开始即符合电学要求，并通过微调以实现原始设计意图。此外，互连完整性验证对保证长期可靠性至关重要。每个制造过程都由决定每一层和相关通孔的允许电流的复杂规则所支配。这可能会因相反方向的电流而变化，版图工程师需要进行严格的检查，执行迭代仿真和校正，以符合每层和通孔电流容量相关的工艺规定。

更复杂的先进工艺节点尤其如此，它们提供了可观的性能回报，但也伴随巨大的风险。当电路设计师等待完整的 LVS DRC 完成后的版图，然后根据原始设计意图进行验证时，不确定性就会出现。在此期间，许多关于组件布局和布线的版图决策都没有考虑电气因素。只有在验证阶段（寄生提取和仿真后），这些决策的影响才会显现。因此，设计团队经常会发现自己处于验证和实现预期设计之间漫长的迭代周期中，使生产力降低。

如果我们可以在版图绘制时立即获知版图的特性或更改如何影响 EM 等电气设计要求，或者发现互连的寄生问题，而不是等待版图完成后提取的话，情况是否能有所改观呢？任何与寄生提取相关的设计调整要求都有可能显著扰乱日程安排，并有可能从微小修改升级到大规模检修。

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主动出击：交互式仿真和动态检查

因此，主动出击是一种将潜在灾难扼杀在萌芽状态的动态方法，Cadence Virtuoso Studio 这样的现代工具正在引领交互式仿真驱动布线和电气感知设计（EAD）新趋势。

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Virtuoso 仿真驱动布线：预警系统

仿真驱动布线允许设计人员查看仿真模拟数据集的合规性，在设计过程的早期识别 EM 和寄生问题。Virtuoso 仿真驱动布线向电气需求驱动的“建立即正确”布线又迈出了一步。它提供了在交互式布线过程中考虑电流密度和最大电阻设计规则的环境，对汽车或航空等长期可靠性要求极高的行业至关重要。Virtuoso 具有独特的设计解决方案，交互式仿真驱动布线为版图设计师提供了一种强大的新方法，利用可预测的流程满足电源密度约束，大幅缩短签核时间，提高了生产力和设计可靠性。交互式仿真驱动布线不仅使版图工程师能够在交互式布线的帮助下把握项目时间，还可以实现如下目标:

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每个网络电源分配的可视化

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控制仿真驱动布线，根据网络拓扑计算电流

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根据估计的电流自动确定导线和过孔尺寸

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根据估计的电流自动连接器件

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利用 EAD 浏览器修复 EM 违规

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减少迭代次数，版图生产力提高达 50%

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Virtuoso EAD 流程：让挑战无处躲藏

EAD 流程不仅是检查，而是在版图编辑期间捕获并将 RC 寄生参数可视化，即时修复违规参数。使用 Cadence Virtuoso Studio 电气感知设计（EAD）工具，您可以立即获得更改如何影响版图和电路性能的反馈。该技术不仅允许即时 EM 检查，还允许寄生重新仿真。设计师现在可以重新仿真版图的任何部分，从最早的关键组网到最终确认遵守原始设计规范。这些进步提高了效率，并使设计师能够在设计过程中微调和优化版图，以获得最佳性能。EAD 的早期采用者反馈其总设计时间至少缩短了 30%，显著减少了实现和验证阶段之间昂贵的迭代循环。这就是重塑设计流程，变被动纠正为主动防护。

结论

SoC 设计领域不断发展，尺寸缩小导致了电迁移（EM）和电压降（IR drop）等重要挑战。然而，随着 Virtuoso 仿真驱动布线和 EAD 等现代方法的出现，寄生提取工程师的工具比以往任何时候都更好。实时结果使设计师能够建立高质量版图，同时确保他们的努力能够经受住时间和性能的考验。

审核编辑：刘清