芯耀辉推动国内高速Chiplet接口IP不断破局

今年3月24日，94岁的戈登·摩尔在夏威夷家中与世长辞——这恰似一个时代的隐喻：“摩尔定律”是否也正在和摩尔先生一起离我们远去？

毋庸置疑的是，与“摩尔定律”紧密相关单芯片晶体管数量和工艺几何尺寸演进正在迎来一个“奇点时刻”。与此同时，终端应用的高算力需求依然在不断推高单芯片Die尺寸，在光罩墙的物理性制约之下，众多芯片设计厂商在芯片工艺与良率的流片成本以及严苛的上市时间的平衡度上正在遭遇越来越严峻的挑战。

几十年来，半导体产业的发展史一直遵循着“奥卡姆剃刀”哲学理念，从设计到制造的整个流程都需要避免“重复造轮子”的无用功。业界呼唤重复设计再利用以提高芯片研发效率，剔除无效的设计成本冗余，催生了IP模块的兴起。当下，面对摩尔定律趋近极限的施压，3DIC Chiplet先进封装异构系统集成越来越成为产业界讨论的焦点。这种创新的系统不仅在Chiplet的设计、封装、制造、应用等方面带来了许多突破，也为一众高速Chiplet接口IP供应商打开了一扇窗。一时间Chiplet技术被广泛视为延续摩尔定律生命力之有求必应的“阿拉丁神灯”。芯耀辉科技有限公司（以下简称“芯耀辉”）即是该“神灯”的“燃灯者”之一，为接口IP的关键作用提供了有力的支持。

作为国内少数拥有完整D2D和C2C IP解决方案的供应商，经过近三年时间的不懈努力，已在国内率先完成了多个行业最高标准的接口IP自主研发，并获得头部客户的采用。

善战者求之于势，势随人为。芯耀辉的发展之路是多维度和立体的，无论是在“自上而下”的顶层设计，即接口标准制定的参与上，还是在“自下而上”的技术落地实践，应对接口IP各种严酷挑战的前沿探索上，始终保持着高度的专业性，在产品的可靠性方面全心致力于为客户提供最佳技术支持。

一流企业做标准

芯耀辉不断推动国内CCITA标准产业化

Chiplet的原理是把芯片切分成不同的小芯片并加以互联。理想状态下，多颗芯粒之间的互联效率需要和单颗芯片内部的互连效率不相上下，这就需要将芯片内部总线的互联系统“移植”拷贝到片间互联，于是，片间接口可谓重任在肩。对片间高速互联严苛标准和庞大需求，刺激着接口IP市场的火爆发展。曾接受过“集微访谈”专访，年度“Design IP Report”权威榜单主笔人Eric Esteve向业内展示的最新数据显示，过去5年间接口IP在众多IP类别的市场占比从18%增长到了25%，去年USB、PCIe、DDR等前五大接口类别的市场营收为14.4亿美元，未来五年将会有翻倍的增长。Esteve还向爱集微透露：“我们对未来高速IP接口的市场预测很有信心，误差率从未大过5%。”

群雄逐鹿，技高者得之。虽然行业对Chiplet技术在芯片领域协同生态的讨论有着十几年的严肃讨论，但真正商用落地的历史并不长，芯耀辉董事长曾克强曾做出判断，Chiplet技术推动产业链的整体变革需要经过早期、成长期和成熟期三个阶段。

早期阶段即芯片分拆和与之对应的先进封装定义协议的“散装化”阶段，统一的标准亟待理清和确定；成长期则是Chiplet芯片部分单元在工艺上进行迭代并寻找最优解的阶段，这时，工艺和互联标准也在快速逐步成型和统一；曾克强预计，到2027年左右Chiplet生态才会真正进入“IP硬化时代”，彼时会诞生一批针对Chiplet技术应运而生的Fabless公司，有源基板供应商、支持集成Chiplet的EDA公司等等，围绕Chiplet产业的IP生态圈将会更加立体和丰满，相关上下游供应商的协同性也会更加系统化。

近年来，国际上的主流Chiplet D2D协议标准逐渐收敛集中为XSR、BOW、OpenHBI、UCIe等四种。如果我们以带宽密度、能效比、走线间距、延迟和误码率这五大维度综合评定这几种标准的优劣，就会发现UCIe以较好的带宽、能效和延迟组合，在产业界的接受度方面逐渐胜出，它可以定义逻辑 PHY、训练机制、初始化序列、边带和链路控制，并且可以重用和继承成熟的UCIe和CXL生态系统，得到了众多设计公司、晶圆厂和封装厂的推崇和支持。

但UCIe对IP实现和封装工艺有更高的要求，并且由于一些客观原因，如中外工艺代差和国际大厂标准割裂等，亟需标准本土化的落地。因此，适合国内产业链及需求的互联标准CCITA标准应时而生——2022年10月，芯耀辉承接国家科技部重点研发专项，作为国家队成员着力推动国内Chiplet标准CCITA产业化。该标准定义了并口和串口，与UCIe保持兼容，同时在封装环节上，CCITA的Chiplet标准也主要采用国内可实现的技术，充分考虑了国内现实应用以及实际的封装生产能力。

UCIe的国际主流化和本土化CCITA标准的应势而行，此过程让国内头部接口IP厂商意识到国内环境和生态制订自有标准的重要性。纯粹的技术标准只是悬空的楼阁，还需要技术与商业模式的紧密结合才能探索出一条商用落地的可行之路，芯耀辉凭借在接口IP相关技术领域的深厚积累，在深度参与制订CCITA协议的同时，也在同步开发相关产品。

芯耀辉的武器库

从容应对高速Chiplet接口IP诸多挑战

如前所述，传统单片集成的SoC因其统一制程之故，芯片上不同的功能模块需要同步进行迭代，导致芯片开发时间长且缺陷数量多。Chiplet技术可以实现功能切分，将制程差异化且部分单元工艺做选择性迭代，可以加速产品的上市周期，减少重新流片和封装的次数，进而降低了芯片企业资金投入成本和研制风险。换言之，Chiplet可以对芯片上部分单元在工艺上进行最优迭代，针对不同功能选择最合适的工艺制程，在这种范导性技术路线的指引下，延伸出了同构（聚合系统）和异构（分割系统）两种商用实地用例。

“同构”通过高速接口IP的实现和先进封装，以相同的Die设计实现计算能力的扩展，适用于CPU、TPU、AI SoC等低延迟和低误码率的应用场景；而“异构”则是将芯片的功能做差异化的拆分，做到“异”和“构”的有机结合——负责高算力和性能的先进工艺的Die和负责特色功能的成熟制程的Die被封装在一起。这两种最典型的实用案例可以通过AMD服务器CPU Epyc系列具体而微地得到展现。

第一代AMD EYPC利用同构的方法聚合了4个设计原理相同的Die，4个Die均采用了7nm制程，通过多个Die的互联构建了可扩展系统，在降低单一芯片的复杂性的同时提高了计算能力和制造成功率；而在第二代EYPC将芯片功能拆分为CCD运算Die（Compute Core Die）和IO Die，前者负责高性能计算，后者负责特定功能，实现了不同先进、成熟工艺芯片的巧妙融合。

高速接口和先进封装双轨并驱，一颗大芯片通过同构或者异构的方法论融合了多个Die，实现了算力的扩展，也对接口的可移植性、标准化、兼容性，以及低延时和低误码率提出了更高的要求。以AMD和联发科为代表的Chiplet技术先锋派，势必会带动高速接口IP供应商和封测厂的进一步协同发展。

虽然说Chiplet技术已成为半导体产业在摩尔定律逐渐减缓下的共识性选择，但时至今日，它依然面临着诸多挑战。以芯耀辉为代表的高速IP接口供应商认识到，Chiplet并非一个独立的技术点，而是一个复杂的综合技术体系，需要整个产业链各方面的共同努力，这项技术的持续推进有赖于整个产业链的协同发展。

芯耀辉董事长曾克强在采访时表示，Chiplet发展的挑战，可以归纳为微电子层面上的纯技术挑战，以及生态系统的挑战两个维度。首先，Chiplet本身整合要求高密度、大带宽布线的先进封装技术，其中涉及到多个Chiplet之间的布线数量和封装材料升级，会造成材料数量种类提升造成的物料不匹配问题等等，纯技术挑战还包括了片间的D2D传输，要求面积小，功耗低高带宽的高速接口设计，同时业界也需要建立一个标准化的规范以解决不同芯片之间的通信困难问题等等。

第二个大的挑战和设计方法及系统架构硬相关，Chiplet所带来的系统分割设计，所对应的是将完整的大系统划分为多个Chiplet的设计验证过程和方法，这需要与EDA工具的协同工作，同时也需要完整的设计方法学，以确保拆分的有效性。

哲人有谚：密涅瓦的猫头鹰只有在黄昏后才会起飞。产业竞争并不总是一个从基础研究向产业化顺序展开的进程，强大的下游产业化能力，往往也会反向影响基础技术路线的走向。多种技术因素让客户有了在权衡D2D和C2C技术路线时会有具象化的参照系，如芯片系统性能需求（如延迟、能耗、总带宽等）、芯片物理实现限制（如芯片面宽、bump pitch）以及封装选择和设计限制（如封装层数、封装厚度、线宽线距等）。

芯耀辉作为国内领先的先进接口IP供应商，具备完整的D2D（Die to Die）和C2C（Chip to Chip）解决方案。在Chiplet技术框架下，芯耀辉提供了能够满足不同封装、互连和应用需求的多维度，全方位的解决方案，不断满足客户对最佳性能和灵活性的需求，具体到Chiplet D2D解决方案，无论是长距离的互连、超短距离的高速通信，还是不同封装层次的需求，芯耀辉均可精准匹配用户应用场景。

在中长距离互联方面，芯耀辉可提供针对长距离的PCB和芯片之间、芯片与芯片之间的互连而设计的“long range”解决方案，在超短距离高速互连方面，芯耀辉的112G的XSR（Chiplet间超短距离互连）解决方案可独当一面，它在芯片与芯片之间的紧密互连中有着出色的表现。尤其值得一提的是，芯耀辉的D2D UCIe产品已经实现了迭代，从UCIe 8G演进到了UCIe 16G，能够在各种先进封装中展现出色的性能，它支持RISC-V MCU Based Firmware training架构，可独立完成PHY的初始化、参数协商和training以及ATE测试，支持周期性的PVT补偿及校准机制，同时该解决方案还具有优化的通道面宽架构，可以适配多种封装形式和高密度Die间走线。

并非单点突破

芯耀辉在高速接口IP领域的全局性视角

从技术、市场、用户、创新等诸多复杂的要素中，我们可以一窥芯耀辉对Chiplet接口IP研发哲学的整体性方法论和多维立体性视角。具体来讲，这种视角可以从芯片设计、系统设计和生产测试三个维度加以表达。

打造一系列有竞争力的Chiplet 接口IP解决方案，必须把Chiplet技术理解为一个完整的系统设计。芯耀辉除了PHY IP外，解决方案还包括PHY、控制器和将PHY及控制器集成在一起的子系统。同时，芯耀辉还提供Interposer设计、封装设计、PCB设计和3D封装仿真等技术支持，以及完整的测试方案，多方位支撑客户Chiplet产品的高效运行，实现高性能、低功耗、低延迟，帮助不同的客户都能得到适合自己的最佳PPA的需求。

为了加快客户芯片上市时间和一次流片成功率，芯耀辉并没有将Chiplet技术挑战性推向系统设计和生产测试以适应IP，而是“逆流而上”，在IP设计的源头就来解决这些挑战。我们可以从企业应对Chiplet D2D先进封装时如何保证信号完整性、电源完整性的应对之策，以及KGD测试环节中以点带面地理解芯耀辉对IP技术knowhow的掌握度。

D2D封装对信号完整性的要求更为紧迫，此过程中为了连接各个芯片单元，不得不通过众多Via来穿越深层封装的线路，带来了较为严重的信号crosstalk（串扰）问题，从而可能导致数据的失真和错误。芯耀辉建立了发射器、接收器、通道综合模型，模拟真实通道的频率响应。这有助于更好地将频率响应参数应用于Chiplet模型，有望为解决这一问题带来重要价值；与信号完整性有着密切关联的是电源的完整性，芯耀辉以on-die-cap（ODC）这一在高速接口设计中扮演关键角色的元件作为切入口，通过巧妙的电源链路设计和对ODC的优化运用，确保了对整个系统的稳定运行，为客户提供了完整的支持和服务。

此外，为了保证客户的时序收敛，芯耀辉的“硬核技术”还包括了对KGD(Know Good Die)测试的融合。先进封装体系下多Die互联，没法像常规芯片一样放探针来确定里面的Die是否正常工作或者D2D互联是否出现短路，芯耀辉的PHY提供了丰富的D2D KGD测试功能，与ATE供应商实现了高质量共频联动，优化了芯片的流片成本，着重于客户的一次性量产需求，加速了产品上市时间。

赋能产业数字化

芯耀辉ESG的多维展现

高端半导体IP和EDA工具是衔接集成电路设计、制造和封测的关键纽带，同时也是数字产业化倒金字塔的“底座”，半导体IP产业以几十亿美元的全球产值撬动的是金字塔顶端数万亿级别的数字经济。三年多以来，芯耀辉打造了一系列全面的国产先进工艺完成IP解决方案，在高性能计算、人工智能、5G、物联网、消费电子等多个领域都能提供一站式接口IP解决方案，赋能各个领域SoC国产浪潮和数字化。尤其值得一提的是，自今年6月起，芯耀辉已连续获得由SGS颁发的ISO 26262:2018 ASIL D车规级功能安全流程认证以及MIPI CDPHY TX、MIPI CDPHY RX和PCIe 3 PHY的功能安全产品认证证书，是国内唯一能够提供符合车规认证标准的国产接口IP厂商，在助力车规级IP上车方面，芯耀辉的每一次突破都代表了国内该赛道的“凿空之举”。

自2020年6月芯耀辉成立以来，从产品研发、标准制定等等，每一次里程碑式的大事记，既是企业ESG的自身呈现，也是更宏观视野下的国产半导体IP企业具体鲜活的微观史。如前所述，芯耀辉判断，在Chiplet生态发展的高级阶段，IP供应商须面临着重要的角色转变——有潜力演变为Chiplet供应商，不但需具备高端芯片的设计能力，还要有多品类的IP布局和平台化的运作能力。为了符合IP产业核心竞争力的内在要求，芯耀辉朝着这一方向布局未来不断突破，这也是芯耀辉ESG秉承多维发展之路，作为Chiplet技术之“燃灯者”的题中之义。

审核编辑：刘清