介绍一下芯片的VIA pillar

Via pillar，又可以叫Via ladder。貌似Cadence家喜欢叫pillar，synopsis喜欢叫ladder，我也不知道它们为啥不能统一一下名称。这应该是这两年新出的概念，主要应用在5nm及以下先进工艺制程中。我就以我个人的理解稍微介绍一下这种技术。

Pillar，柱子，ladder，梯子。它指的是这样一种结构：当需要把金属从低层连到高层时，比如M1到M5，每一层都多添加一些shape，这些shape分别与上下层彼此通过VIA相连，最终连到M5再合并为一个shape出来，中间的M2到M4就像一个个井字或者田字，就像我们玩的抽木块的游戏一样。

更具体一点，比方说一个clock cell M1出Z pin，我现在给他上了NDR，希望他能在M5层绕线。传统的方法就是直接一摞via直接叠上去，电流路线只有一个。

现在用了via ladder，我可以pin上打三个via，然后M2接3个shape；然后M2上每个shape打两个via，M3接两个shape，每个shape都接到M2的三个shape上。

这2个还是3个还是更多都是可以指定的。如此一来，每层金属不再是单一的一个via，而是相当于增加了多个shape，有多条电流通路，给人的感觉就像整个结构的支撑更多了。

那么，这样的设计意义何在？可能大家也能猜到了，最重要的意义就是减小了电路的电阻，并且分担了电流，能有效改善EM（电迁移）的问题。相对于传统的方法：加redundant via来说，加via ladder的改善效率无疑更高一些。

另外，加redundant via还有诸多限制，好像在用到DPT时就比较难加，也不是想加就能加的。Via pillar除了有改善EM的好处外，还可以想到对timing肯定也会更好，对IR drop也会更好，对DFM（可制造性）更好，等等。

那么，既然有如此多好处，我们为什么不在不那么先进的工艺就用到呢？答案是没必要。老的工艺线宽没有到10nm以下，电阻率本身也不高，EM的I limit也会相对大，打几层via叠在一起其实也并没有影响太多，而使用via ladder却有一个致命的缺点：占用绕线资源。

相对来讲，绕线资源可是宝贵许多呀！所以一直到现在的先进工艺制程，才开始用到via ladder这种技术。

Via ladder的缺点也挺明显的，它会占用许多绕线资源。它不仅仅是各个金属层都少了一点那么简单，要知道，在用传统的via单堆叠的方式时，他可以不完全直上直下地堆叠，在层间可以灵活地稍微偏离一点，来给其他net让位置。

但是对于via ladder来说，它的结构就相对稳定，tool也不好更改，感觉就如同在那个区域加上了routing blockage一样。所以，via ladder的使用还是要相对谨慎的，一般会用在clock cell上，一般其他的cell用的不多。