智能化时代，EDA工具如何助力AI芯片设计？又如何被AI赋能？

电子发烧友网报道（文/吴子鹏）由于AIGC的火爆，AI热潮再一次席卷全球，围绕大模型、AIGC、具身智能等创新理念，产业界积极进行各种前瞻性探索，并取得了显著的成果。透过现象看本质，这一轮AI热潮，离不开AI芯片和系统的底层算力支持。在CadenceLIVE China 2023 中国用户大会上，“ AI 和大数据分析”是六大专题之一，AI是7大内容领域之一。当然，像智能汽车、网络通信等话题也是和AI紧密相连。

通过EDA工具让AI芯片达到最佳能效水平

Cadence资深副总裁兼数字与签核事业部总经理滕晋庆博士在和媒体交流时表示，英伟达和Cadence的合作证明了EDA工具在大型AI芯片设计以及算力卡系统设计过程中的重要性。在AI芯片设计的过程中，最重要的是通过EDA工具让芯片的PPA（Performance性能、Power功耗、Area尺寸）达到最佳水平。

Cadence资深副总裁兼数字与签核事业部总经理滕晋庆博士

根据他的介绍，凭借EDA算法的演进，Cadence的工具能够做到每年让手机芯片等数字芯片的功耗降低10%-15%，让高性能计算芯片通过更小的功耗实现更高的性能是Cadence一直努力的方向。

在CadenceLIVE China 2023 中国用户大会的公开演讲上，滕晋庆博士提到了Cadence的RTL design studio，这是该公司最新推出的EDA工具。RTL design studio将RTL收敛速度加快5倍，结果质量改善25%，RTL 设计师可快速准确地了解物理实现指标，根据提供的指引有效提升 RTL 性能。滕晋庆博士说，“RTL design studio在前端设计过程中也能够大幅度优化能效。前端工程师可以通过快速得到的PPA评估结果去进一步优化芯片设计，降低芯片的功耗。”

EDA工具是芯片设计上游最基础的软件工具，贯穿芯片设计、制造、封测等环节，是半导体产业发展的支柱性工具。滕晋庆博士指出，以降低功耗这一点来说，会分为“technology dependent”和“technology independent”两个阶段，那么在“technology independent”阶段就需要和晶圆厂进行合作。举一个简单的例子，各家公司设计芯片在晶体管的特征尺寸方面并不相同，那么就需要根据晶体管的宽度和厚度等数据特别设计一些算法，让处理器能够达到最佳的能效水平。这就是DTCO（design technology co-optimization设计技术协同优化）——EDA工具如何帮助晶圆制造厂优化工艺。

在AI的浪潮中，我们也看到Chiplet小芯片封装技术热度逐渐攀升，芯片行业巨头如英伟达、AMD、英特尔、苹果等基本已经采用这项技术。滕晋庆博士对此表示，小芯片的整合并不是一件简单的事情，可以说是非常困难。比如，怎样去描述一个Chiplet design，然后让数字系统、模拟系统和PCB系统有同样的理解。为了解决整合的难题，Cadence建立了一个用户共享数据库Multi-tenant Database，让每一个阶段的工作去做该做的事情，这一工作目前进度为20%-30%，将持续进行下去。

Cadence之所以能够做这个事情，因为该公司拥有从analog design、digital design、PCB design、packaging，到heat analysis、thermal analysis、EMIR analysis、LVS analysis、DRC analysis、timing analysis的完整工具链。

EDA和AI的双向奔赴

当然，EDA在赋能AI芯片等大型芯片设计的同时，也受益于AI这项技术。比如在数字实现EDA环节，很多关键的子问题都可以借助AI模型算法，进而提升设计的效率和质量；也有一些AI算法能够帮助解决EM-IR和时序之间的相互影响问题，进而得到更好的PPA结果。滕晋庆博士谈到，Cadence目前一个着力方向是通过大数据分析和人工智能，提升系统设计和EDA设计的能力。

Wilson Research Group在一份2023年芯片验证调研报告指出，芯片制造企业首次流片的成功率正在下降，只有24%，这也意味着企业正面临着越来越昂贵的重新设计成本及不断增加的上市时间。造成这种结果的一个重要原因是，在一些芯片设计的关键节点，由于芯片系统复杂度指数级上涨，数据量和工作量已经超出了人类工程师的极限，导致一些设计问题无法被发现和解决。AI+EDA被认为是解决这种问题的有效途径。

比如，Cadence在RTL design studio工具中，集成了强大的 AI 技术——与生成式 AI 解决方案 Cadence Cerebrus Intelligent Chip Explorer 集成，用于探索不同的设计空间场景，如布线图优化、权衡频率和电压。此外，Cadence Joint Enterprise Data and AI （JedAI） Platform 可针对不同的 RTL 版本或前几代项目进行趋势和洞察分析。

滕晋庆博士解释称，以前EDA里面的算法，y等于ax加b，这个系数是定的。在系数确定的情况下，如果碰到新的设计，通过AI就可以去学习把这个系数给调出来。这和深度学习隐藏层hidden layer概念是一样的，可以把每一层当成是某一个系数的子集，会有非常多的子集，然后通过AI找到最优的系数。

芯片设计过程中，资深工程师很多时候通过查看Floorplan结果就知道修改哪几项参数，这是宝贵的经验。Cadence Cerebrus Intelligent Chip Explorer工具中，就是要把这些经验通过机器学习加入进去，让AI能够快速帮忙确认什么是最好的选择。

结语

智能化时代，EDA工具和AI是双向奔赴。通过领先的EDA工具，工程师能够开发出更高性能、更低功耗的AI芯片；通过AI技术，EDA工具的效率会得到显著的提升，让很多资深工程师的“know how”资源成为EDA工具的一部分。无论是EDA赋能AI芯片设计，还是AI赋能EDA，拥有完整工具链的Cadence都具有自己天然的优势，将持续引领EDA行业技术发展。