英特尔Quartus Prime 软件 v23.1上线，诸多新功能和知识产权将更好满足开发人员需要

英特尔 Quartus Prime 软件 v23.1 现已可供下载。这一新版本汇集诸多新功能和知识产权 (IP)，将使基于英特尔 FPGA 的系统设计工作较以往更轻松。目前，该版本支持英特尔 Agilex FPGA 和 SoC M 系列。

英特尔 Quartus 软件 IP 库的新增功能特性包括：

Nios V/g 通用处理器内核，它基于 RISC-V RV32IMA 指令集架构

调试工具套件，其中 Lane Margin 工具支持 PCIe 5.0，适用于配备 R-Tile 的英特尔 Agilex 设备

支持采用基础硬核IP的 Compute Express Link (CXL) 1.1，以及缓存行状态跟踪器，适用于配备 R-Tile 的英特尔 Agilex 设备

DDR5 和 LPDDR5 SDRAM 接口，适用于英特尔 Agilex 7 FPGA M 系列

支持封装 HBM2e 的 DRAM，适用于英特尔 Agilex 7 FPGA M 系列

支持 32.44 Gbps 数据速率的 JESD204C 接口，适用于配备 F-Tile 的英特尔 Agilex 设备

一个系统级设计示例，展示了 MACsec 和配套的加解密 IP 在 25G/100G 全双工实现中的应用

支持 HDMI 2.1 像素复制/去重，适用于英特尔 Agilex 7 FPGA M 系列

DisplayPort：支持 DP1.4 HDCP，适用于英特尔 Agilex 7 FPGA

支持DisplayPort 2.0 UHBR10 + HDCP，适用于英特尔 Agilex 7 FPGA

支持 12G-SDI，适用于英特尔 Agilex 7 FPGA M 系列

Nios V/g 内核是 Nios V 嵌入式处理器系列推出的第二款软核处理器内核，英特尔 Agilex、英特尔 Stratix 10、英特尔 Arria 10 以及英特尔 Cyclone 10 GX FPGA 与 SoC 均支持。Nios V/g 处理器内核基于 RISC-V RV32IMA 指令集架构，与现有的 Nios V/m 内核相比，功能更多，性能更高。其具备的硬件特性包括：

可配置的指令缓存/数据缓存（每核缓存大小为 1 KB、2 KB、4 KB、8 KB 或 16 KB)

一个整数乘法/除法单元

采用原子顺序操作的读-改-写指令

支持用户定义的自定义指令

此外，Nios V/g 内核还有着更大的软件生态系统，包括 FreeRTOS 和 Zephyr RTOS 支持。Ashling RiscFree 集成开发环境 (IDE) 也得到提升，除了支持英特尔 硬件抽象层 (HAL) 和 uCOS 操作系统外，还支持对 FreeRTOS 和 Zephyr RTOS 进行调试。当前，英特尔 Agilex、英特尔 Stratix 10、英特尔 Arria 10 和英特尔 Cyclone 10 GX 设备均支持 Nios V/g。

新增的英特尔 Quartus Prime 软件工具包括改版后的 Design Netlist Infrastructure (DNI)，它是一种新的后端数据库，其功能特性经过改进，可以加快编译速度。基于这一新 DNI 构建的三个新功能是：新的 RTL Analyzer、面向寄存器传输级 (RTL) 设计的 Synopsys Design Constraints (SDC) 以及合成后静态时序分析 (Post-Synthesis Static Timing Analysis)。

新的 RTL Analyzer 新增了以下几项功能特性：

一个 Object Constraints Viewer（对象约束查看器），支持根据源文件对某项任务或约束条件进行交叉探查

一个 Object Set Console（对象集控制台），支持按照列表、层次结构或类型更轻松地实现对象可视化

一个 Sweep Hints Viewer（清除线索查看器），可显示合成过程中某些对象被清除的原因

面向寄存器传输级 (RTL) 设计的 Synopsys Design Constraints (SDC) 功能支持将时序约束附于 RTL 名称上而非合成后的网表 (Netlist) 名称上。该功能可加快对设计进行约束的进程，因为设计人员可以使用设计中分配给各节点的名称，而不必在合成后赋予节点新名称。 合成后静态时序分析功能有助于在未进行完整编译的情况下估算设计的最终用时，从而将完成这项任务的时间从数小时降至几分钟。该功能有助于在设计周期内更早地发现将会影响时序收敛的问题。 英特尔 Quartus Prime 软件其他功能特性包括：

面向内存和 FIFO 功能的可参数化宏，这些宏可在改变外部内存接口或 FIFO IP 配置时提高编译速度。

增强了定点 DSP 寄存器的打包总结报告和打包细节报告，现在它们还包含了寄存器名称、寄存器使用情况（全部寄存、部分寄存或未寄存）以及防止寄存器打包的原因等其他信息。

一个新的Exploration Dashboard（发现与探索仪表板），它会汇总和比较来自多个项目的编译结果，便于决定最好的实现方案。