RTLA+Verdi：打造开发者全新超能力，提前“看到”PPA表现-电子发烧友网

寄存器传输级（RTL）开发者经常并不清楚自己的芯片设计方案将会对功耗、性能和面积（PPA）产生怎样的影响。要是能早早掌握这些信息，情况会怎样呢？RTL设计的开发方式会因此发生怎样的变化？这会对产品的价值带来什么样的影响？

一般来说，很多RTL开发者对物理实现过程知之甚少。他们一旦开发出模块，完成后就将模块交给实现团队进行整合。但对于设计的PPA目标而言，很可能有另一套更优的算法或架构方案。而等到物理实现开发者发现这些影响时，往往已经来不及再对RTL进行有意义的变更。此外，实现报告几乎不能为RTL开发者提供如何突破PPA瓶颈的指导。

现在，有一种方法可以让RTL开发者在熟悉的环境中调试相关问题，并在芯片设计的早期阶段做出有效的变更。新思科技RTL Architect物理感知RTL分析、探索和优化系统与其市场领先的Verdi自动调试系统相集成，在一个大多数RTL开发者都非常熟悉的环境中提供了这些洞见。本文将进一步介绍这种工具集成给开发者带来了怎样的全新“超能力”。

PPA不必等RTL设计完成再考虑‍‍‍‍‍‍‍‍

RTL开发者总是以验证为中心，他们多数都拥有前端RTL和验证方面的专业知识，但很少有人懂得后端综合和布局布线。RTL开发者往往专注于构建功能RTL，对其进行仿真，从而确保代码按预期运行。他们向来认为完整综合属于后端问题。PPA和代码问题的解决通常都会放到设计流程的后期。直到现在，RTL开发者还没有一种工具或方法可以将PPA反馈并整合进自己的RTL设计工具包。

如果没有办法探索和了解块级RTL对分区、子芯片或芯片等更高层级的影响，也就无法通过简单的方式来快速执行增量式RTL综合。因此，只有等到数星期乃至数月后，当RTL被移交给物理芯片设计团队进行实现时，问题才可能被发现。到那时，往往很难通过改变设计来改善PPA，变更设计会破坏测试、时序和功耗约束。所以，改善PPA的工作只好交给后端团队。但是，等到布局布线阶段再来改善PPA，不仅会导致PPA增益变小，还会让运行时间变长。对于先进节点，由于必须遵守大量的代工规则，移动单元和线路会更加困难，因此要想在实现过程中提升PPA，挑战性也会更大。

另一种常见的情况是在RTL综合时保留较大的裕量。这时，在RTL设计进入布局布线阶段后，后端开发者必须解决裕量过大的问题，并采用优化技术来达到其PPA要求。另外，芯片设计流程越到后面，任何变更所能产生的影响也就越小。因此，这种方法并不能对设计产生有意义的影响，也不能让开发者以恰当的方式灵活地定位他们的产品。

*物理优化RTL，**收敛速度高达5倍*

PPA表现更佳

RTL Architect与Verdi平台的集成，让RTL开发者能够尽早地解决问题，而不必等到实现团队去发现。这将对PPA产生更大的影响，同时缩短实现所需时间。

RTL Architect是业界首个集成了签核技术的物理感知RTL分析、探索和优化系统。该解决方案采用一个快速、多维实现预测引擎来预测PPA和RTL变化的拥塞影响。集成Verdi系统后，RTL开发者可以在熟悉的环境中解决PPA瓶颈问题。RTL Architect会在后台进行预测性综合和实现，并提供相关报告，因此RTL开发者不需要具备物理设计方面的背景，就能获得所需结果。

具体的工作流程如下：

RTL Architect执行快速、预测性综合和实现。
RTL用户启动Verdi调试环境，然后从RTL Architect读取RTL和PPA数据。
Verdi系统显示一个支持排序/筛选的高级表格，如基于时序的最差模块、最差功耗和最严重拥塞。该表按层次和结构/线路汇总了时序、功耗和拥塞的指标数据。因此，RTL开发者可以轻松查看一些信息，比如某个特定case语句的功耗，或者某个特定块引起的总拥塞情况。
熟悉Verdi环境的RTL开发者可以看到其RTL的各种PPA指标，并根据这个众所周知的设置进行修改。
完成RTL代码修改后，RTL开发者可以再次使用RTL Architect来分析时序、功耗和拥塞情况。

总的来说，这两个解决方案的集成在综合/实现开发者和RTL开发团队之间搭建了一个极好的沟通桥梁。PPA数据库可以轻松实现共享，以便向RTL开发者提供各种实现质量指标。

▲RTL Architect与Verdi的双向链路

除了提升PPA表现外，RTL Architect与Verdi环境的集成还能够减少RTL的移交量，与传统的综合和后端芯片设计流程相比，开发进度加快了3到5倍。统一的GUI工作台为各团队提供了层次结构、布局、单元和RTL代码的多层次视图。无论RTL开发者是要定位时序瓶颈，发现功耗问题，识别逻辑或布局造成的拥塞，还是要优化平面图，他们都可以在自己熟悉的Verdi环境中完成。

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