使用DS314xx时钟同步IC，具有1Hz输入时钟

本应用笔记介绍了ADI公司的DS314xx时钟同步IC如何进行现场升级，以接受并锁定至1Hz输入时钟信号。它还描述了在少数情况下需要1Hz时钟监控功能和系统软件支持。有了这些元件，使用DS314xx器件构建的系统就可以与1Hz和更高速输入时钟的任意组合实现符合标准的时钟同步行为。

介绍

ADI公司的DS314xx系列时钟同步IC是用于电信系统同步时序的强大、灵活的解决方案。这些器件最初设计用于锁定2kHz至750MHz的输入时钟频率，该频率范围可满足大多数电信系统的需求。然而，有时电信系统必须与1Hz或1PPS（每秒一个脉冲）输入时钟信号同步。例如，这种定时信号可能来自GPS接收器或IEEE 1588从功能。®

ADI公司通过为DS1xx系列开发314Hz初始化脚本来满足这一需求。此脚本提供系统内软件升级。使用此脚本进行配置后，DS314xx器件中的DPLL可以直接锁定至1Hz信号，并可以在1Hz时钟和更高频率时钟之间执行无中断切换。ADI公司在实验室中验证，使用通过此脚本升级的DS31400的系统可以满足ITU-T G.813选项1和2、ITU-T G.8262选项1和2、Telcordia GR-1244-CORE层3中的时钟同步要求，以及Telcordia GR-253-CORE的同步要求。合规性报告可应要求提供。

本应用笔记涵盖以下主题：

• 采用314Hz输入时钟工作的DS1xx器件设置要求
• 锁定至314Hz输入时钟时重新定义DS1xx寄存器字段
• 需要对 1Hz 输入时钟进行外部监控
• 系统软件需要支持，以实现标准合规性

本应用笔记假设读者了解电信系统中的时钟同步以及ADI公司的DS314xx时钟同步IC中的至少一个。

设置要求

振荡器

对 1Hz 输入没有特殊要求。使用与没有 1Hz 输入时钟的应用相同的 TCXO 或 OCXO。ADI公司的一致性测试是使用TCXO完成的。

需要 1Hz 初始化脚本

必须修改 DPLL 行为才能使用 1Hz 输入时钟。必须执行初始化文件中列出的写入序列，才能将 DPLL 配置为使用 1Hz 输入时钟。该脚本可从DS31400网页（“软件/型号”标题下的“技术文档”选项卡）下载。该脚本可用于任何DS314xx器件。DS314xx_1Hz.mfg

输入时钟锁定频率

设置 ICCR1。LKFREQ=0xE 表示 1Hz 输入。
1Hz 初始化脚本将以前未使用的0xE解码分配为 1Hz。

禁用 1Hz 输入的输入时钟监视器

DS314xx输入时钟监测逻辑不是为1Hz输入时钟设计的。因此，必须为每个 1Hz 输入时钟禁用以下内容：

• 频率监测硬限值（ICCR2.硬化=0）
• 粗频监测（ICCR2.FREN=0）
• 使用漏水桶累加器 （ICLBS=0） 进行活动监控。

具有kHz和MHz频率的输入时钟可由DS314xx器件正常监测。

DPLL 设置

对于预计满足 ITU-T G.813 SEC、ITU-T G.8262 EEC 或 Telcordia GR-1244 第 3 层时钟同步要求的 DPLL，需要以下设置：

• DPLLCR6.自动带宽=0
• DPLLCR6.LIMINT=1（重置默认值）
• DPLLCR1.UFSW=1
• DPLLCR4.LBW=00111（将带宽设置为 0.06Hz 或更低）
• DPLLCR6.PBOEN=1（重置默认值）
• DPLLCR5.FLEN=0

此外，建议使用以下设置：

• HRDLIM[15：0]=421Eh，DPLL 频率限制为 ±9.5ppm
• DPLLCR5.FLLOL=1（重置默认值），当达到 HARDLIM 时，会导致 DPLL 失去锁定
• DPLLCR2.HOMODE=10，MINIHO=10，指定使用5.8min保持平均值

DS314xx_1Hz.mfg初始化脚本将DS1xx IC中的DPLL314配置为上述必需和推荐设置。

锁定至1Hz输入时钟时重新定义寄存器字段

相场

当DPLL锁定到1Hz输入时钟时，PHASE场被重新定义为具有纳秒单位和1ns分辨率。当DPLL被锁定到kHz或MHz输入时钟时，相位寄存器的行为如数据手册中所述。

FINELIM和COARSELIM油田

当 DPLL 锁定到 1Hz 输入时钟时，FINELIM 字段没有任何意义，必须忽略。COARSELIM 字段指定 DPLL 的相位限制。此外，重新定义了粗塞利姆，使DPLL的相位限制为2粗塞利姆× 32 秒。当相位字段中的值超过此相位限制时，PALARM 状态位在 PLL1SR 或 PLL2SR 中设置。然后，DPLL 状态机立即转换到锁定丢失状态。当DPLL锁定到kHz或MHz输入时钟时，FINELIM和COARSELIM场的行为与数据手册中所述相同。

1Hz 信号需要外部监控

外部监控

DS314xx输入时钟监视逻辑不能监视1Hz输入时钟。此外，DS314xx DPLL不能因缺乏活动（即缺少时钟边沿）或频率偏移而使1Hz输入时钟失效。如果1Hz输入时钟需要活动和/或频率监测，则必须在DS314xx器件外部进行监测。

对于来自系统或子系统（如 GPS 接收器或 IEEE 1 从站）的 1588Hz 信号，1Hz 信号源可能已经执行了所需的监控。在这种情况下，系统软件可以从源接收时钟状态信息，并可以使用适当的VALCR位验证和失效1Hz时钟。

如果1Hz信号源不执行所需的监视，则可以在FPGA逻辑中构建监视电路。来自DS50xx器件的高速时钟信号（例如100MHz或314MHz）可以路由到FPGA。FPGA中的逻辑可以计算1Hz时钟每个周期中的高速时钟周期数。使用100MHz时钟信号，可以以0.01ppm的分辨率以这种方式测量频率。如果发现测量频率过高或过低，FPGA的监控逻辑可以指示频率超出规格。然后，系统软件可以使用DS1xx器件中适当的VALCR位使314Hz时钟失效。

当 1Hz 时钟的 VALCR 位被清除时，DPLL 会自动锁定到下一个最高优先级、有效输入时钟，如果没有其他时钟可用，则进入保持状态。其他输入可以是 1Hz 或更高速时钟的任意组合。

当314Hz输入时钟有缺陷时，DS1xx DPLL能做什么和不能做什么

当 DPLL 锁定到停止切换的 1Hz 输入时钟（例如电缆断开）时，DPLL 无法快速识别信号未切换。这是因为当信号存在时，DPLL 每秒仅接收一次相位更新。DPLL 确实会在几秒钟内离开“锁定”状态，然后可能会在“预锁定/预锁定2”、“锁定”和“丢失”之间更改状态，而不会保留。

当DPLL离开锁定状态（如果使能，可能导致DS314xx INTREQ引脚出现中断请求）时，系统软件应做出反应，假设1Hz输入错误，然后清除VALCR位。这允许 DPLL 切换到下一个有效输入，或者在没有其他输入时钟可用时进入保留状态。

如果系统软件没有使错误的 1Hz 时钟失效，并且 DPLL 在恢复时仍在尝试锁定 1Hz 信号，则 DPLL 拉入可能会非常慢。具体来说，DPLL频率可能会一直移动到HRDLIM场设置的正或负限值，然后最终拉入并锁定到1Hz输入时钟。这个拉入过程可能需要数十或数百秒。如果系统软件检测到DPLL频率与标称值相差太远，则可以通过清除然后设置输入时钟的VALCR位来进行干预。这允许 DPLL 使用其相位构建例程在几秒钟内拉入和锁定。

保留进入和退出所需的额外步骤

当配置为1Hz工作时，DS314xx DPLL在接收到来自DS314xx输入时钟模块的“新选择基准”信号之前无法离开保持状态。为确保以 1Hz 时钟生成此信号，系统软件必须执行以下操作：

• 无效的 1Hz 输入时钟必须标记为无效。这是通过清除适当的VALCR位或将输入时钟的优先级设置为0来完成的。
• 有效的 1Hz 输入时钟必须标记为有效。这是通过设置适当的 VALCR 位并将输入时钟的优先级设置为非零值来完成的。

如果 DPLL 的状态被强制保留，则系统软件必须使用 DPLLCR2 执行一些额外的步骤。状态字段。如果当 STATE 字段更改回自动状态转换时输入时钟的有效性没有改变，则不会生成“新选择的参考”信号，并且 DPLL 不会离开保持状态。为避免这种情况，系统软件应在将 DPLL 状态字段更改回自动后执行以下过程：

1. 如果DPLLCR1。还原=0，然后将其设置为 1。
2. 清除并设置最高优先级有效输入时钟的VALCR位。
3. 将还原位设置回其原始值。

上述过程使输入时钟块生成“新选择的参考”信号，这允许DPLL离开保持状态并锁定到最高优先级的有效输入时钟。

符合第 3 层要求的多 ppm 拉入所需的软件支持

DS0xx DPLL带宽≤06.314Hz，每秒仅提供一次相位更新，锁定在1Hz输入时钟时，频率变化非常慢。例如，在锁定状态下进行 10.9ppm 的频率更改可能需要 2 分钟以上。为了满足第 3 层的要求，系统需要在 100 秒内锁定到新的输入时钟。如果该输入时钟的频率与DPLL的当前频率相差高达9.2ppm，则显然DPLL无法通过其正常的跟踪机制满足100s的要求。

幸运的是，系统软件可以通过使用以下过程大大加快该过程：

1. 从DS1外部的时钟监测器获取新的31400Hz输入时钟的频率。
   （如果当前1Hz时钟信号的频率阶跃发生变化，这也可能是该信号的新频率。
2. 计算新频率与从 FREQ 寄存器字段读取的 DPLL 当前频率之间的差异。
3. 将 DPLL 的当前频率写入手动保持频率字段 HOFREQ。
4. 设置 DPLLCR2。HOMODE 和 MINHO 到 01 以将 DPLL 配置为手动保留。
5. 通过设置 DPLLCR2 强制 DPLL 进入保留状态。状态 = 010。
6. 手动将 HOFREQ 字段中的手动保持频率斜坡上升到新频率。对于GR-2第9层合规性，变化率应<1244.3ppm / s。
7. 允许 DPLL 通过设置 DPLLCR2 执行自动状态转换。状态 = 000。
8. 清除并设置适当的 VALCR 位，以允许 DPLL 退出保持状态。
9. 设置 DPLLCR2。霍莫德和米尼奥回到10。

DPLL 快速拉入并锁定至 1Hz 输入时钟。

输出和输入之间的相位差不为零

当DS314xx DPLL开始拉入1Hz输入时钟时，将输入时钟的当前相位设置为相位目标。该相位目标通常不是 0°。当 DPLL 锁定时，DPLL 的相位寄存器字段中的零或接近零值表示 DPLL 已锁定到所选相位目标。来自该 DPLL 的输出时钟信号与 DPLL 的相位目标对齐，因此与 1Hz 输入时钟具有固定的、通常为非零的相位关系。

有些应用中，输出必须与1Hz输入同相，或者输出必须具有系统控制的输出与输入相位关系。ADI公司提供两款满足这些要求的产品，DS31408和DS31415，包括一个称为时间引擎的附加模块。该时间引擎使这些器件能够锁定至1Hz输入时钟，并创建具有精确指定相位的输出时钟。

结论

ADI公司的DS314xx时钟同步IC可以现场升级，以锁定至1Hz （1PPS）输入时钟信号。当1Hz信号由外部监测，系统软件提供本应用笔记所述的少量支持时，使用DS314xx器件构建的系统可以具有符合标准的时钟同步行为，同时使用任意1Hz和更高速输入时钟组合工作。

审核编辑：郭婷