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RS触发器基本知识:同步RS触发器/主从触发器/JK触发器

FPGA之家 来源:FPGA之家 2022-12-27 09:20 次阅读

一、RS触发器

首先,我们需要了解一下最基本的触发器RS触发器。

dd91c118-8583-11ed-bfe3-dac502259ad0.jpg

其中S和R是两个输入端,Q和Q反是两个输出端,中间是两个与非门,结构很简单。其真值表如下:

dda56e5c-8583-11ed-bfe3-dac502259ad0.png

当R=S=0时,输出状态不定(避免出现此状态)

当R=0,S=1时,输出状态置0

当R=1,S=0时,输出状态置1

当R=S=1时,保持不变

R和S不能同时为0!!!!!

R和S不能同时为0!!!!!

R和S不能同时为0!!!!!

二、同步RS触发器

数字电路中,为协调各部分动作一致,常要求某些触发器于同一时刻工作,所以要引入同步信号。电路结构如下:

dde0e806-8583-11ed-bfe3-dac502259ad0.jpg

可以看出,相比于RS触发器,只是在前面加上了两个与非门和一个同步信号。当CP=0时,G3和G4被锁住,意思就是只能输出高电平,这就意味着Q保持不变。

当CP=1时,G3和G4打开,构成基本的RS触发器,原理如RS触发器。

R和S不能同时为1!!!!!

R和S不能同时为1!!!!!

R和S不能同时为1!!!!!

三、主从触发器

在触发器工作时候,如果输入端R或者S在CP=1时多次变化,那么输出状态可能就发生改变,不能保持状态唯一。所以我们需要一种新的结构让结果只能在一个高电平期间发生一次改变,于是就有了主从触发器(好巧妙的结构啊!!!).结构如下:

ddfd7dc2-8583-11ed-bfe3-dac502259ad0.jpg

从左图中可以看出,下面的为主触发器,有一个同步信号CP。上面的为从触发器,同步信号为CP的反相。当CP=1时,主触发器工作,从触发器被锁住,从触发器的状态保持不变。主触发器就可以拆分为一个RS触发器来分析,这里就不再赘述了(啊呸!真懒)

当CP=0时,主触发器被锁住,它的输出状态保持不变,从触发器开始工作。这里当主触发器的输入再怎么变化也影响不到后面从触发器的输出状态。(哇!好厉害啊)这时从触发器的工作状态又是一个简单的RS触发器,我也就不分析了。真值表如下:

de32c1b2-8583-11ed-bfe3-dac502259ad0.jpg

R和S不能同时为1!!!!!

R和S不能同时为1!!!!!

R和S不能同时为1!!!!!

四、

JK触发器

上面三种触发器都有一种状态不能存在,导致电路不小心处于这种状态时候会出现不可预测的后果,为了避免这种情况发生,大佬们又发明出了一个新的结构。JK触发器(大佬就是屌没电还能跑!!!)。结构图如下:

de4e3fc8-8583-11ed-bfe3-dac502259ad0.jpg

看着有点复杂····

我们先把它和主从触发器比较下,发现就是多了两个从输出端Q接到输入端的负反馈连线,其实也没那么复杂啦。

现在分析下它的工作状态。

若J=K=0.结果保持不变啊。

若J=1,K=0。恩······就是一个主从触发器呀~~结果置1。不明白的往回看。

若J=0,K=1。恩······还就是一个主从触发器呀~~结果置0。不明白的往回看。

敲黑板,重点来了!!!

若J=K=1时,需要考虑两种情况:

1.当前输出Q=0.这时左下的与非门被锁死,只能输出高电平1。当CP=1时,左上角与非门输出低电平0,此时变成了主从触发器的S=1,R=0,结果置1

2.当前输出Q=1.这时左上的与非门被锁死,只能输出高电平1。当CP=1时,左下角与非门输出低电平0,此时变成了主从触发器的S=0,R=1,结果置0

综上,当J=K=1时,触发器的结果将发生反转。

de61b86e-8583-11ed-bfe3-dac502259ad0.jpg

编辑:黄飞

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原文标题:触发器基本知识

文章出处:【微信号:zhuyandz,微信公众号:FPGA之家】欢迎添加关注!文章转载请注明出处。

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