堆叠式高速DDR4和DDR5内存适用于恶劣的战斗环境-电子发烧友网

当今的自主和人工智能（AI）军事系统处理的传感器数据量不断增加。为了处理这种极端的工作负载，系统架构师必须使用最快的 FPGA ［现场可编程门阵列］器件和英特尔多核处理器来设计电路板。如果没有用于驻留数据和实时执行的大量高速双数据速率第四代（DDR4）存储器，这些器件就无法提供峰值性能。

面对庞大的数据问题，架构师必须设计他们的系统，以满足更小、更敏捷的平台的尺寸、重量和功率（SWaP）限制，这些平台对于我们的作战人员任务成功至关重要。为了支持系统要求，系统中的每个嵌入式板可能需要每个处理器至少 64 GB 的内存，相当于超过 128 个独立的商业级内存设备或多个双列直插式内存模块（DIMM）用于在印刷电路板上进行布局。

对于在恶劣的前沿部署环境中运行的超紧凑型军事系统内部的嵌入式板来说，这不是一个可行的解决方案。必须使用采用芯片堆叠技术的高密度军用级存储器来节省空间和功耗，同时在恶劣环境中保持可靠性。

问题堆积如山

芯片堆叠和引线键合的复杂性随着设计高密度存储器（例如单个 16 GB DDR4 设备）所需的每个额外芯片而增加。由于如此多的电路采用紧密堆叠的配置，信号完整性是设计考虑的首要因素。在本讨论中，信号完整性受损的两个主要组成部分是串扰和回波损耗性能。

串扰是由于强互感和互电容引起的不需要的电压噪声耦合。更简单地说，它是芯片组中相邻电路中的信号传输对一个电路中的信号造成的干扰。

回波损耗是由信号反射回其原点而不是传递到最终终端的部分引起的信号失真。它是由传输线中的阻抗不匹配或不连续引起的。

这些性能问题限制了堆叠存储设备中的数据速度，包括整体系统性能和可靠性。在关键任务军事应用中，它们还可能导致灾难性事件。

传统的芯片堆叠设计拓扑有其局限性

传统的多芯片堆叠设计方法使用分支或星形拓扑。对于 DDR2 和 DDR3 设备来说，这是一种有效的设计方法，因为它可以实现这些代设备可以提供所需的数据速率和密度。（图 1。巧妙设计的堆叠式DDR4设备可以通过这种方法实现。然而，高容量存在固有的限制，因为增加的终端路径或总线长度会导致信号失真，并且由于反射而限制了传输线的最大带宽。随着堆叠芯片数量的增加，这些芯片继续退化到有害点。分支拓扑达到其最大能力，因此排除了在高密度、高速 DDR4 和 DDR5 设备中使用的方法。（图 2 和图 3。信号完整性工程师必须寻找替代设计方法，以实现下一代更小、更灵活的军事系统。

图 2：使用分支拓扑的 2400 Mbps DDR4。

图 3：使用分支拓扑的 4400 Mbps DDR5。

实现了高密度DDR4

为了达到DDR4的高速要求，信号完整性工程师面临两个主要挑战：首先，减少串扰，这在使用非横向电磁（TEM）导管（如再分布层（RDL）和键合线）的设计中尤为突出;其次，满足最低-12 dB的回波损耗性能。

需要通过支持比分支拓扑更高频率操作的共面拓扑来增强互连层。这缩短了两个终端之间的路径，同时消除了短截线，从而改善了信号完整性和时序。为了实现这一点，将信号从一个芯片按顺序路由到下一个芯片，消除了与以前在分支设计中看到的短截线或额外走线相关的反射。通过添加微带传输线来创建连续的信号返回路径和线性总线路径，可实现高速数据速率。此外，对信号和信号返回走线宽度的考虑进一步提高了数据速率并改善了回波损耗。

利用这种拓扑结构，通过带串扰的精细平衡实现-16 dB的回波损耗，可以在单个紧凑封装中实现18个存储设备的小型化，同时在军用温度范围内提供2666 Mbps的数据速率。然而，虽然使用这种方法优化了回波损耗，但仍需要改进串扰性能以满足DDR5数据速度。（图 4 和图 5。

图 4：使用高级共面拓扑的 4400 Mbps DDR5

图 5：使用高级共面拓扑的 6400 Mbps DDR5。

通往军用级 DDR5 的道路

随着DDR4的预期带宽和密度增加一倍，以及功率和通道效率的提高，先进的军事系统将使用DDR5设备来提高性能。然而，即使之前引入的高密度多芯片封装的共面拓扑结构取得了进步，DDR5 的更高数据速度仍然无法实现。需要进一步改进串扰性能和芯片间网络。开发应用于RDL的独特多平面接地和信号走线布局可提高串扰隔离，从而将性能提高6dB。目前，没有其他已知的芯片堆叠设计方法可用于在数据速率高达 6400 Mbps 的单一器件中实现高密度 DDR5 的商业化（图 6）。

图 6：6400 Mbps DDR5 使用高级多平面拓扑。