新思科技IC Compiler™ 解决方案实现布局规划新高度

高质量的电路布局布线是芯片设计成功的先决条件，而耗时且繁琐的布局规划是实现高质量布局布线的关键。宏单元，主要包括存储单元以及各种定制IP，是集成电路的主要功能模块。传统的布局规划需要手动试错来实现良好的数据流。一旦所有宏单元被布局后，剩余的空间都将留给标准单元。只有将每一个宏单元都放在合适的位置，才能实现所需的性能、功耗、面积（PPA）目标。

根据芯片的大小和复杂性，布局规划的迭代时间可以从几天到几周不等。随着人工智能（AI）、高性能计算（HPC）、以及超大规模数据中心等新兴领域的崛起，能够满足用户需求的芯片所需的设计更为复杂，架构也更加独特，布局规划的工作量也随之迅速增加。如果采用传统的人工布局规划方法，开发者们只能将宏单元放在模块的边缘，这样就可能会导致拥塞或无法达成最优解决方案。

因此，开发者们希望能够找到一个解决方案，既能减少布局规划的迭代数量，又能实现开发者们所追求的结果质量目标。新思科技的IC Compiler™ II和Fusion Compiler™布局及绕线解决方案就是一个完美的答案，这是一种可以自动进行布局规划的新技术，可以帮助开发者节省数日、数周、甚至多达数月的时间。

案例分享：GUC的两组测试

Global Unichip Corp（GUC，以下简称“创意电子”）多年来成功在3nm及5nm等先进工艺节点上采用新思科技的数字实现流程，为了满足客户对高性能应用，如AI、HPC、5G、智能汽车、物联网等领域不断增长的迫切需求，创意电子需要简化芯片设计周期，从而能够帮助客户加速其产品上市。

在创意电子的一个复杂的SoC中，存储器数量可多达2000个，因此布局规划对GUC来说是一个巨大的挑战，因此GUC需要一个解决方案来提升其布局和绕线上的设计生产力。

创意电子在他们的一个12nm HPC芯片的设计中使用了新思科技的FreeForm Macro Placement技术，大幅降低了其布局布线设计的复杂性，并将流片时间提前了数月。

创意电子曾用相同的布局布线流程进行了两次并行测试。在第一次测试中，创意电子使用传统的迭代过程进行了布局规划，再使用新思科技的IC Compiler II来完成其余的布局绕线步骤。在第二次测试中，该团队在一开始就使用了新思科技的IC Compiler II的FreeForm Macro Placement技术来自动完成设计流程中的布局规划部分。连通性驱动的FreeForm Macro Placement技术具备拥塞认知的能力，可以同时置放标准单元和宏单元以获得更好的设计质量。宏观布局引擎能够同时优化标准单元和宏单元的线长、时序、和功耗。

对比两次测试，创意电子发现在第二种情况下，也就是使用FreeForm Macro Placement 技术的单一流程时，PPA结果得到大幅改善：

翻转功耗降低了14%，线长减少了19%。

更好的变压比降低了漏电功耗。

由于有更好的总线长和总电容，动态功耗更低。

由于宏单元到标准单元路径更短，没有出现抖动违例，因此获得了更好的信号完整性。

新思科技的IC Compiler II FreeForm Macro Placement大幅降低了我们在布局规划上花费的时间，帮助我们实现了满意的ASIC设计目标，以及业界领先的PPA指标。该技术不仅能够减少布局规划的重复迭代，还能实现最佳的时序和阻塞，助力我们协助客户完成其在下一代人工智能硬件、高性能计算、智能汽车、5G以及物联网等领域中所要求的严苛的设计和产品交付目标。

林景源博士

创意电子资深副总经理

ML+Macro Placement

实现布局规划新高度

除了FreeForm Macro Placement技术之外，新思科技IC Compiler II还应用了新一代由机器学习（ML）驱动的Macro Placement技术，进一步强化了其功能。基于机器学习的技术利用强大的宏观布局引擎，能够根据从之前的设计结果中所收集到的数据，预测宏单元布局的设计结果质量， 并为阻塞和时序创建尽可能优化的开箱即用的Macro Placement。该技术可以预测拥塞、线长，和总负时序裕量，并显著减少人工调整工作。通过迅速地自动探索数百个布局规划，该技术可以创建出性能极佳的布局规划。

机器学习的模型会在使用过程中一直被训练，而且可用来提供训练的数据越多，这一技术就会变得越智能。由于集成电路的巨大探索空间，特别是那些动辄运用到数千个宏的人工智能架构，机器学习技术非常适合解决布局规划设计所面临的挑战。而且来自用户或该工具出厂时所预载的机器学习数据库中的机器学习数据都会被保存下来，供其他设计重复使用。

IC Compiler II和Fusion Compiler是新思科技数字设计系列产品中的一部分，该系列是业界首个人工智能增强的云端设计解决方案，重新定义了传统EDA工具在综合、布局布线、及验证签核等方面的界限，并致力于提供业界领先的PPA和尽可能缩短的结果时间。此外，新思科技也已将许多IP集成到该解决方案中。

芯片的布局规划标示了所有基础元件的位置。理想情况下，宏单元和标准单元的摆放都应该遵守芯片的数据流，以实现适用于目标应用的最佳PPA。在创意电子的例子中，他们成功实现将翻转功耗降低14%，线长减少19%。

传统的布局规划是手动且耗时的流程，新思科技的IC Compiler II和Fusion Compiler数字实现解决方案中的全新自动化和由机器学习驱动的技术是解决布局规划难题的完美答案，不但可以大幅简化布局规划的迭代数量，还能够获得更好的结果及生产力，满足开发者对设计质量和时间的双需求。

审核编辑：彭静