使用延迟时钟修复时序关键复杂设计中的设置违规

集成电路是任何电子设备的核心。现在，这些芯片的性能和时钟频率越来越高，以满足互联网上的高速数据流量，或密集的 CPU 任务本身。时间/速度是这些设备最重要的方面，公司正在推动自己在更短的时间内实现这一高性能目标。因此，时序/签核是解决 ASIC 芯片设计的高吞吐量要求以决定整体上市时间的一个非常关键的关键阶段。

有多种 EDA 工具可用于通过数据路径优化进行时序分析和时序修复。但是，本文的主要重点是在不影响其他时序分析矩阵的情况下，使用延迟时钟技术提供剩余设置时序修复的见解/算法。

修复设置违规的基本方法

当数据路径与捕获触发器捕获的时钟进行缓慢比较时，就会发生设置违规。考虑到这一点，有各种方法可以修复设置。

数据路径优化

有很多方法可以修复优化的数据路径，如 Upsize、vtswap 和在数据路径中插入缓冲区中继器等。这可以使用签核工具的生态生成功能来实现。在运行一轮时序修复后，签核时序工具已经应用了所有可能的数据路径优化技术。它无法通过进一步优化数据路径来修复剩余的违规行为，否则它可能会导致其他路径的质量下降，或者没有进一步优化数据路径的范围。

使用有用的倾斜

要修复剩余的设置违规，我们别无选择，只能修复签核工具中的路径。

触摸时钟路径是解决方案之一，here。

如果数据路径经过优化，那么修复设置违规的最后一个选项是使用“有用的倾斜”概念。有用的偏移涉及两种方法：早期时钟和延迟时钟。要么减少启动时钟延迟，要么增加捕获时钟延迟。但是，要更改时钟，必须确保上游（早期时钟）和下游（晚期时钟）路径不违反。

早期发射时钟

早期时钟需要检查 PnR 实现工具中的物理网络/单元位置，然后为早期时钟确定合适的候选者。同样为了在签核工具中实现早期时钟生态，新网络中提取的 r/c 将有更大的差异。因此，早期时钟对实现和签核工具之间的 RC 产生最大影响。为了实现早期时钟，除了物理变化之外，还使用了断开/连接等逻辑变化，因此始终运行形式。

延迟捕获时钟

对于后期时钟，新添加的时钟单元将放置在捕获触发器附近，并且新创建的网络的网络长度将非常小。因此，R/C 提取数据仍然有效，因为 RC 值变化的影响很小。最好使用“延迟打卡”方法来创建生态。

为什么我们专注于延迟时钟而不是早期时钟

如前所述，延迟时钟对 eco 实现工具和签核时序工具之间的 RC 相关性的影响最小。如果有多个路径汇聚在同一个端点，很容易根据端点分离路径并在端点上应用设置修复，可以修复大部分设置路径。

多场景分析功能可以轻松检查同一会话中的建立/保持违规。

执行

我们按照以下算法使用延迟时钟创建设置生态。

将上述流程图步骤合并到脚本中需要一次性的努力。生成脚本后，它会减少分析所有路径和生成时序生态的总时间。

我们能够部署上述算法中的所有步骤，并在采用深亚微米技术的设计上运行它。脚本可以分析所有设置路径并创建两个输出文件。1.summary.csv 和 2.late_clock_eco.tcl

考虑从 UFF0/CK 到 FFF1/D 违反设置的 Image-2 场景。［示例输出如下所示］。

summary.csv

startpoint，endpoint，slack，setup_from_ep，hold_on_ep，late_clock_count

UFF0/CK，UFF1/D，-0.040，-0.051，0.080，0

late_clock_eco.tcl

add_buffer_on_flop_clock_pin UFF1

add_buffer_on_flop_clock_pin UFF1

add_buffer_on_flop_clock_pin UFF1

对于具有建立/保持、违反多个场景的设计。可以在签核工具中加载感兴趣的设置/保持场景，脚本可以生成生态，而不会干扰未违反的设置/保持路径。

如果违反下一个周期设置，脚本将不会在 UFF1/CK 上添加任何缓冲区。同样，如果在 UFF1/D 上违反了保持，脚本将不会在 UFF1/CK 上添加任何缓冲区。

增加下一个循环路径的设置余量［UFF1/CK to UFF2/D］后，增加相同循环的保持余量［UFF1/D］，运行脚本将添加缓冲区。

案例分析

上面的流程/脚本用于一个块来修复设置违规。在使用这个脚本之前，做了以下假设：

参考块在 PnR 中具有中等拥塞。对于高度拥塞的设计，紧张的布线资源或高度利用的设计将没有足够的空间进行生态实施。

实现/PNR 工具和签核时序工具之间的相关性是正确的。

STA工程师对后端实现工具有一定的了解，如果在实现eco时遇到任何问题，可以进行调试。

下面是设计复杂度：

技术：深亚微米

放置的细胞数（大约）：1100 K

利用率（stdcell-row/total）：40%/50%

总添加的延迟时钟单元：7250

QOR 比较

上述算法中的进一步补充

对于复杂的高速设计，目标插入延迟/最大延迟至关重要。在修复时序违规时，限制不得超过最大延迟。这种特殊情况也可以添加到上述算法中。

STA 分析变得越来越重要，并且是解决高性能计算、高级图形和网络 SOC 的高吞吐量要求的关键领域，以决定在当今充满挑战的低节点技术时代的整体上市时间。创建了新的算法和脚本来修复建立/保持时序问题。这将有助于减少 Timing signoff 关闭，从而缩短上市时间。即使在数据路径完全优化之后，使用延迟时钟来实现有用的偏移确实有助于更快、更准确的时序收敛，而无需任何手动操作。

审核编辑：郭婷