用FPGA解一道初中数学题

前几天和同事聊天，他说他上初中的儿子做出了一道很难的数学题，想考考我们这些大学生看能不能做得出来？

题目很简单：

数学题目

大家先尝试做一下？我没想出怎么算的，只是用排除法确定了a和b的范围，然后再逐个尝试。

1.对4361进行开方计算，得到结果最大为66，则a，b的值均小于等于66。

2.对4361/2进行开方计算，则得到结果为46，则a,b两者，一个是1-46，一个是46-66之间的数。

3.由平方和4361末尾为1，再根据整数平方和的几种可能，计算出仅有0+1和5+6这两种可能，而且平方之后的个位数为0/1/5/6，这样就进一步缩小了范围，通过多次计算尝试可以得出结果。

不过我懒得算了，就简单写了个C语言程序，计算出了结果：

#include
#include
#include

intmain(void)
{
intnum;
inta,b,n;
intresult;
intsqr;

printf("pleaseenteranumber:");//4361
scanf("%d",&num);
printf("inputnum:%d
",num);

sqr=sqrt(num);
for(a=1;a<= sqr; a++)        //可以设置1-46
{
for(b=1;b<= sqr; b++)    //可以设置46-66
{
result=pow(a,2)+pow(b,2);
if(result==num)
{
printf("a=%2d,b=%2d,a+b=%d
",a,b,a+b);
n++;
}
}
}
if(n==0)
printf("Thereisnoanswer!
");

return0;
}

其实可以设置一个数的循环范围是：1-46，一个数的循环范围是46-66，这样会减少循环次数。

运行结果：

运行结果

而且这种方式还适用于解的个数不唯一的情况，比如7605：

运行结果

作为一个野生FPGA开发者，我在想能不能用FPGA的编程思想来实现呢？也就是如何用Verilog来实现两个循环的嵌套呢？抄起键盘就是干！

verilog源文件fpga_math.v：

modulefpga_math(
//inputs
inputclk,
inputrst_n,

//outputs
outputreg[13:0]a,b,
outputreg[14:0]result,
outputok
);

parameterSUM=4361;
parameterSQR=67;//sqrt(SUM);

reg[13:0]tmp_a;
reg[13:0]tmp_b;
regflag;

assignok=(tmp_a*tmp_a+tmp_b*tmp_b==SUM);

always@(posedgeclk)
begin
if(!rst_n)
tmp_b<=0;
elseif(tmp_b==SQR)
tmp_b<= 0;
elseif(tmp_a!=SQR)
tmp_b<= tmp_b + 1;
end

always@(posedgeclk)
begin
if(!rst_n)
flag<=0;
elseif(tmp_b==SQR)
flag<= 1;
else
flag<= 0;
end

always@(posedgeclk)
begin
if(!rst_n)
tmp_a<=0;
elseif((tmp_a!=SQR)&flag)
tmp_a<= tmp_a + 1;
end

always@(posedgeclk)
begin
if(!rst_n)
begin
a<=0;
b<= 0;
result<= 0;
end
elseif(ok)
begin
a<=tmp_a;
b<= tmp_b;
        result = tmp_a + tmp_b;
    end
end

endmodule

为了验证这个模块的正确性，我们需要对这个模块进行仿真，即给一个激励输入信号，看输出是否正确。

新建testbench文件fpga_math_tb.v：

`timescale1ns/100ps

modulefpga_math_tb;

parameterSUM=4361;
parameterSQR=67;//sqrt(4361)

parameterSYSCLK_PERIOD=10;//100MHZ

wire[13:0]a,b;
wire[14:0]result;

regSYSCLK;
regNSYSRESET;

initial
begin
SYSCLK=1'b0;
NSYSRESET=1'b0;

#(SYSCLK_PERIOD*10)
NSYSRESET=1'b1;
#(SYSCLK_PERIOD*(SQR*SQR+500))
$stop;
end

/*generateclock*/
always@(SYSCLK)
#(SYSCLK_PERIOD/2.0)SYSCLK<= !SYSCLK;       

/*instancemodule*/
fpga_math#(
.SUM(SUM),
.SQR(SQR)
)fpga_math_0(
//inputs
.clk(SYSCLK),
.rst_n(NSYSRESET),

//outputs
.a(a),
.b(b),
.result(result),
.ok(ok)
);

endmodule

ModelSim仿真波形：

仿真波形

仿真工具除了使用各大FPGA厂商IDE带的ModelSim等，也可以使用小巧开源的全平台仿真工具：iverilog+gtkwave，使用方法可以参考：

全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程

如果使用iverilog进行仿真，需要在TB文件中添加以下几行语句：

/*iverilog*/
initial
begin
$dumpfile("wave.vcd");//生成的vcd文件名称
$dumpvars(0,fpga_math_tb);//tb模块名称
end
/*iverilog*

首先，对Verilog源文件进行编译，检查是否有语法错误，这会在当前目录生成wave目标文件：

iverilog-owave*.v

然后通过vvp指令，产生仿真的wave.vcd波形文件：

vvp-nwave-lxt2

使用gtkwave打开波形文件：

gtkwavewave.vcd

当然，以上命令也可以写成批处理文件：

echo"开始编译"
iverilog-owave*.v
echo"编译完成"
echo"生成波形文件"
vvp-nwave-lxt2
echo"打开波形文件"
gtkwavewave.vcd

以文本方式存储为build.bat文件即可，双击即可自动完成编译、生成波形文件、打开波形文件操作。

仿真波形：

仿真波形

可以看出，和使用ModelSim仿真是一样的结果。

总结

从仿真波形图中，可以得到计算的结果，a+b的值为91，如果要在真实的FPGA芯片硬件上实现，还需要添加其他功能模块，把结果通过串口输出，或者在数码管等显示屏上进行显示，这里只是简单介绍使用FPGA计算方法的实现。

作为纯数字电路的FPGA，实现平方根是比较复杂的，这里采用直接人为输入平方根结果的方式，而不是像C语言那样调用sqrt函数自动计算平方根。

FPGA中不仅有触发器和查找表，而且还有乘法器、除法器等硬核IP，所以在涉及到乘除法、平方根运算时，不要直接使用*/等运算符，而是要使用FPGA自带的IP核，这样就不会占用大量的逻辑资源，像Xilinx的基于Cordic算法的Cordic IP核，不仅能实现平方根计算，而且还有sin/cos/tan/arctan等三角函数。

END 审核编辑 ：李倩