浅谈EMMC电路设计之EMMC上电时序设计

一：供电电源时序

EMMC 的供电有两种模式，且分两路工作，有 VCC 和 VccQ。在规范上，上电时序是有要求的。

EMMC 上电时序

开始上电时，VCC 或 VccQ 可以第一个倾斜上升，或者是两者同时上升；同时，每个电源电压上电时间应该是小于指定的时间 tPRU（tPRUH，tPRUL 或 tPRUV）。高电压多媒体卡：tPRU 的最大值为 35mS，双电压多媒体卡：tPRUL 最大值为 25mS，tPRUH 最大值为 35mS。

在电路的设计中，应该使用合适的滤波电容，用于缓冲电流峰值。对于电源滤波电容，应该采用大小电容并联的方式，且大电容的值不小于 2.2uF，为了更好的降低电源的噪声，在电源的干路中串联磁珠等滤波器件。

EMMC 上电时序

开始上电时，VCC 或 VccQ 可以第一个倾斜上升，或者是两者同时上升；同时，每个电源电压上电时间应该是小于指定的时间 tPRU（tPRUH，tPRUL 或 tPRUV）。高电压多媒体卡：tPRU 的最大值为 35mS，双电压多媒体卡：tPRUL 最大值为 25mS，tPRUH 最大值为 35mS。

在电路的设计中，应该使用合适的滤波电容，用于缓冲电流峰值。对于电源滤波电容，应该采用大小电容并联的方式，且大电容的值不小于 2.2uF，为了更好的降低电源的噪声，在电源的干路中串联磁珠等滤波器件。

二：总线信号线负载电容和上拉电阻

EMMC 总线的每一条线的总电容 CL 是总线主控器电容 CHOST，总线电容 CBUS 本身，这条线连接到该卡的电容 CCARD 的总和。

CL = CHOST + CBUS + CCARD

并要求主机和总线电容的总和不超过 20 pF。

1.2V 和 1.8V 的电源接口，推荐的最大上拉 50Kohm。3V 的供电，可以使用全范围可达 100Kohms。

推荐的 CREG 值与 e•MMC 设备供应商之间可能会有所不同。需确认最大值与 e•MMC 厂商的电容准确性，因为在 e•MMC 内的调节器的电气特性受电容波动的影响。

三：具体电路的原理图设计

对于存储器的电路设计，主要考虑的问题是总线信号的完整性，不好的电路可能会导致反射、串扰、轨道坍塌、EMI 问题，因此，在电路的原理图设计中，应该根据芯片的具体参数及总线规范来设计电路，只要原理图设计合理了，再通过合理的 PCB 布局布线，就能使系统的不稳定因素降到最低。

3.1：根据芯片资料可知，芯片的 VDDi 引脚需要外接一个电容，这个电容取值的大小有限制，一般为：min 0.1uF，max 1uF。

3.2：电源电路的滤波，采用大小电容并联的方式，同时在干路中串联磁珠等滤波器件，保证电源信号的质量，大电容的值应该大于 2.2uF，小电容可以在 0.1uF 左右。

3.3：由于是总线操作，所以在电路的设计中，必须考虑总线上信号的状态，虽然 e.MMC 有内部上拉电阻，但一旦数据开始传输，这些内部的上拉电阻都会自动断开，故需要外接上拉电阻，保证在睡眠模式下信号电平固定，不会出现在悬浮状态。上拉电阻的大小资料给出了一定的范围，同时会根据工作电压的模式有所要求，对于 DAT0-DAT7 和复位端的上拉电阻，采用 50kΩ左右的电阻，考虑价格，一般采用 51K 电阻，既能满足 1.7-1.95V 的供电需求，也能满足 2.7-3.6V 的供电需求；对于命令线，采用 10KΩ左右的上拉电阻，因为 EMMC 读写操作都是通过命令发起的，它应该具有比较大的驱动能力。

3.4：经过测试发现，在总线操作的整个电路中，每一根数据线上的信号都有一定的过冲和下冲，这严重影响信号的完整性，使数据传输错误。这很大一个原因是因为电路的阻抗不匹配造成的，经测试，经过一定的阻抗匹配后，信号的过冲和下冲明显减少。

3.5： 采用串联电阻实现阻抗匹配，对于串联电阻的方法，首先它起到阻抗匹配的作用，因为信号源的阻抗很低，跟信号线之间阻抗不匹配，串联一个电阻后，可以改善匹配情况，以减少反射，避免振荡等；同时由于信号通信的频率较高，会引入很多的高频噪声，串联电阻会跟信号线的分布电容及负载的输入电容形成一个 RC 电路，这样就会降低信号边沿的陡峭程度，对信号具有一定的滤波、降低噪声的效果。

3.6：对于串联电阻大小的选择，需要根据芯片提供的具体资料来决定，一般总线上串联的电阻都不是很大，像三星的推荐值在 0-47Ω，选择的是 27Ω。因此在所有的总线信号线上，每一根信号线我们都可以串联一个小电阻进去。对于电阻的摆放，时钟上的应该源端匹配，而对于双向的数据线，理论上源端和终端都应该串联，但考虑电路的实际运用及器件的使用数量，一般在终端匹配。

审核编辑 黄昊宇