PCB抗干扰能力怎样做可以加强

电子设备的灵敏度越来越高，这要求设备的抗干扰能力也越来越强，因此PCB设计也变得更加困难，如何提高PCB的抗干扰能力成为众多工程师们关注的重点问题之一。

（1） 能用低速芯片就不用高速的，高速芯片用在关键地方。

（2） 可用串一个电阻的办法，降低控制电路上下沿跳变速率。

电子工程师如何降低噪声与电磁干扰，这里有30条实践经验（3） 尽量为继电器等提供某种形式的阻尼。

（4） 使用满足系统要求的最低频率时钟。

（5） 时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地。

（6） 用地线将时钟区圈起来，时钟线尽量短。

（7） I/O驱动电路尽量靠近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射。

（8） MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空。

（9） 闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端。

（10） 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。

（11） 印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远一些。

（12） 单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济是能承受的话用多层板以减小电源，地的容生电感。

电子工程师如何降低噪声与电磁干扰，这里有30条实践经验（13） 时钟、总线、片选信号要远离I/O线和接插件。

（14） 模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。

（15） 对A/D类器件，数字部分与模拟部分宁可统一下也不要交叉。

（16） 时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆。

（17） 元件引脚尽量短，去耦电容引脚尽量短。

（18） 关键的线要尽量粗，并在两边加上保护地。高速线要短要直。

（19） 对噪声敏感的线不要与大电流，高速开关线平行。

（20） 石英晶体下面以及对噪声敏感的器件下面不要走线。

（21） 弱信号电路，低频电路周围不要形成电流环路。

（22） 任何信号都不要形成环路，如不可避免，让环路区尽量小。

（23） 每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。

（24） 用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时，外壳要接地。

（25）尽量减少印制导线的不连续性，例如导线宽度不要突变，导线的拐角应大于90度禁止环状走线等。

（26）时钟信号引线最容易产生电磁辐射干扰，走线时应与地线回路相靠近，驱动器应紧挨着连接器。

（27）总线驱动器应紧挨其欲驱动的总线。对于那些离开印制电路板的引线，驱动器应紧紧挨着连接器。

（28）数据总线的布线应每两根信号线之间夹一根信号地线。最好是紧紧挨着最不重要的地址引线放置地回路，因为后者常载有高频电流。

（29）将数字电路与模拟电路分开。电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。要尽量加大线性电路的接地面积。

（30）尽量加粗接地线，若接地线很细，接地电位则随电流的变化而变化，致使电子设备的定时信号电平不稳，抗噪声性能变坏。因此应将接地线尽量加粗。如有可能，接地线的宽度应大于3mm。

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