- 支持近数据处理的存储技术你有没有掌握

　　我们发现组织变化的时候高组态变化线是比较大的，低组态的变化是小的。如果是传统的不同高组、低组只是均匀划分进行采样情况下准确度会降低，所以我们就根据变化线高组态划宽，低组态划窄，也就是变化性感知状态划分的方式，来提高可靠性。最差的情况下变化性降低了40%，提高了可靠性。

　　另外大家都知道我们要去写的时候都是写一个高组或者低组，传统的方式是采用脉冲的迭代写，写到中间这个态。我们提出来比例控制的状态调整，也就是说第一次调的时候幅度大一点调到附近，然后再做准确的控制反馈，这样就使得写入速度加快，平均的迭代次数减少31%，降低了写入延迟。

　　另外还有并行线的问题，我们也写出了相应的并行调度的方法。这里有一个例子，当前的状态是1213，目标状态是3125，哪些是可以并行的？第一个和第三个都要并行做两次操作就可以完成的，中间实际上就可以把第三位同时写掉了，就相应的提出了并行的算法来提高并行性。

　　当他用做大容量存储的时候，我们用内存的对它进行测试，平均的内存访问延迟降低了67.6%，IPC提高了2.94倍。这个是新写进去，当做存储的时候读要准确，我们发现这样的问题，这是一个阵列的示意图，由于有电压降的问题，左边还是加电压到最右端的红点的时候电压就衰减，衰减之后导致理想读的状态应该是右边的绿线，就变成橙色的线。也就是说，读出来的值会出错，测量的电流值由于电压下降之后测量的电流肯定也是减少，减少之后如果还用理想状态读出来肯定是错的，所以我们也是做了相应的表，就可以准确来读取出来。

　　当他做运算的时候，我们就不利用这种查表的方式，因为是加一个电压就有电流出来。由于有电压降的问题存在，就会导致整个电流肯定都是会减少了，我们就采用片压，之前未先感知的互联电压降补偿的方法，来使得每一个测量都是准确的，从而提升结果的准确度提升15%，这就是我们在底层做了一些工作，怎么样能够真正支持大容量存储；第二个在这种结构怎么样支持高速存算一体化，首先存，然后再计算。

　　当然，在体系结构方面我们也在做一些，今天由于时间限制就不给大家分享了。总的来说，今天给大家分享了两个工作，第一个在SSD里头做了近数据处理的，基于可重构的FPGA近数据处理的硬件的加速，来减少数据的传输。

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