ARM推出新版高效能系统架构 满足节能网络与伺服器需求

　　ARM宣布推出CoreLink CCN-504快取同调匯流架构（cache coherent network），以因应在未来10到15年剧增的资料量，及市场对节能网路基础架构与伺服器的需求。这项先进的系统硅智财（System IP）每秒可传输高达1兆位元（terabit）的可用系统频宽，促使系统单晶片（SoC）设计厂商得以针对採用ARM Cortex-A15 多核处理器及下一代64位元处理器的「多核心」商用解决方案，提供高效能的快取资料一致互连。这项技术目前已由加速储存、行动上网与用户端运算用智慧半导体领导设计商LSI、以及伺服器用分裂性系统单晶片供应商Calxeda两家业者率先取得授权。

　　ARM同时也宣布推出CoreLink DMC-520动态记忆体控制器，不仅是针对CoreLink CCN-504进行设计，并确保这两项技术的整合达到最佳化。这款新的动态记忆体控制器，能为DDR3、DDR3L 及DDR4 DRAM等共享晶片外记忆体（shared off-chip memory）提供高频宽介面，而这也是整合性ARM DDR4介面解决方案的一部分，预计将结合ARM Artisan DDR4/3 PHY IP，在2013年上市。

　　Calxeda共同创办人暨执行长Barry Evans表示：「自2008年ARM开始投资Calxeda后，我们双方便密切合作，满足市场对资料中心的需求，这项合作现已逐渐开花结果。我们已经採用ARM最新的CoreLink科技着手开发下一代资料中心等级解决方案，在产品开发完成后，我们相信将为业界带来一波新的衝击。」

　　LSI工程部门副总裁Gene Scuteri指出：「为满足行动网路流量快速成长的需求，LSI与ARM已开始密切合作研发功能丰富的晶片互连（on-chip interconnect），作为产业领先多核心系统单晶片装置的基础。结合LSI在网路及运算资料量的深入了解，ARM处理器与互连技术的专业优势已经发展出一套可靠的电信营运级互连架构，能针对现今最先进网路提供可扩充的关键效能与服务品质。」

　　CoreLink CCN-504是系列产品中的第一款，提供完全一致的高效能多核心解决方案，可于同一裸硅晶上支援高达16个核心。透过让系统中每一个处理器都能存取其它处理器的快取资料，CoreLink CCN-504可强化异质性多核心与多群集中央处理器／绘图处理器的系统一致性，进而减少晶片外记忆体的存取需求，节省时间、并降低功耗，成为採用ARM big.LITTLE处理器系统的关键促成要素。ARM big.LITTLE是一种新的技术典範，不仅可提供创作与运算内容所需的高效能，亦能提高能源效率并延长电池寿命。

　　ARM处理器部门副总经理Tom Cronk指出：「随着未来10到15年资料使用量的快速成长，CoreLink CCN-504与DMC-520将扮演重要角色，为多核心应用提供高性能的系统IP解决方案。同时也将确保服务品质与横跨系统层级的运作一致性，让系统单晶片设计厂商能藉由优化系统延迟，有效率地掌握并定义大量资料流的处理程序。」

　　CoreLink CCN-504同时支援ARM目前的高端处理器Cortex-A15及未来ARMv8架构的处理器，也是第一款ARM计画推出的网路互连系列产品。以 AMBA 4 ACE的规格成就为基础，CoreLink CCN-504的研发也受惠于ARM在硬体一致性的丰富经验，促使能源效率的提升、并让系统延迟低于软体一致性。截止目前，AMBA 4 ACE规格下载数量已逾8千次。

　　CoreLink CCN-504快取同调匯流架构包括整合式L3快取记忆体及窥探过滤器（snoop filter）功能。可组态速度最高可达16MB的L3快取记忆体，可针对需求较大的资料量增加晶片上快取，并在处理器、高速IO介面与加速器之间进行资料的配置与与分享，提供低延迟的晶片上记忆体。有了窥探过滤器则无需广播一致性讯息（broadcast coherency messaging），便能进一步减少延迟与耗能。

　　ARM CoreLink CCN-504快取同调匯流架构现已开放技术授权，合作伙伴则将于2013年推出样品。