基于HDMI的实时视频/音频传输系统设计

摘要：为了满足 LED显示技术对视频源质量更加严格的要求,本文提出了一种基于 HDMI的实时视频/音频传输系统，将 HDMI色深技术应用到 LED显示技术中，详细介绍了视频，音频等系统的各个部分工作原理，分析了其可行性。  

1引言  

近年发展速度迅猛的全彩色 LED显示屏,具有大尺寸、高亮度、高清晰度、高对比度的显示效果以及比传统显示技术大得多的颜色复现能力的特点，凭借这些优点使其在公众多媒体显示领域一枝独秀。目前 LED显示的单基色灰度级数已经达到 8192或更高，这就使其对信号源的质量要求更加严格。面对显示面积不断增大，颜色复现能力不断增强的显示终端，对高清晰度图像的无损、实时传输系统提出了迫切需求。维持高画质的视频，最好的方法便是从来源装置传输未压缩的影音数据流。IEEE 1394等界面标准只能传输压缩影音数据，因此可能会降低画面品质。传统的视频接口已经难以满足 LED显示技术的需求。2002年 Sony, Hitachi, Thomson (RCA), Philips, Matsushi(Panasonic),Toshiba，Silicon Image 为数字高清电视(HDTV)与消费电子领域共同制定了下一代高清多媒体接口规范，并于 2002年12月 9日发布了 HDMI规范的 1.0版本。HDMI以 Silicon Image公司的高速数字 TMDS(Transition Minimized Differential Signaling) 技术，传输纯数字内容, 不压缩数据，无需转换从而实现了最佳的画面与音响效果。2006年7月更新发布了HDMI1.3版本， HDMI 1.3将其单链接带宽提高到 340 MHz，其色深由旧版本 HDMI 规范的 8 位色深提升至 10 位、12和 16 位（RGB或 YCbCr），能够以无沉淀细节完美呈现十多亿种色彩。  

２系统硬件设计  

本文设计传输分辨率为 720P(1280×720),刷新率为60HZ，30位 RGB色深的 HDMI数字信号，对信号解码应用于 LED显示系统中。设计框图如下：  

  


如上图所示，系统采用光纤传输，这样的设计有利于数字信号远距离传输，以满足 LED屏幕显示的工程需要。整个系统分为视频源解码，FPGA与 SDRAM的数据交换，数据帧通过光纤发送模块的发送。  

３ 系统各部分组成原理  

3.1视频源的解码恢复  

系统使用的 HDMI信号的解码出 30bit的视频信号，Hsync(行同步)、Vsync（场同步），DE（数使能信号）和 Pclk（像素时钟）。对于需要进行分区扫描显示的 LED显示屏而言，一般只需接收芯片提供的Vsync、DE和 Pclk作为采集视频数据的控制信号。跟据 Vsync来界定一场图像的起始点，DE来确定每行数据的起始点，在 LED显示屏内由 FPGA来完成整个显示区域的扫描控制。系统选用的是 Explore公司生产EP907S，它是一款三端口输出解码芯片。支持 HDMI1.3a版本, 最高支持 36bitRGB色深表现，分辨率最支持 1080P（1920×1080），支持 8声道的 IIS和 S/PDIF音频格式传输，支持宽带数字内容保护HDCP（High Bandwidth Digital Content Protection）,内置 HDMI控制器简化了外部 MCU控制。  

FPGA采集 HDMI象素数据就是利用同步控制信号来进行，在 FPGA内部设计了一个 HDMI数据接收模块，这个模块由一个写缓冲区和写缓冲区写控制器构成。写缓冲区负责缓存采集的 30bit并行数据信号，然后以 60bit并行数据结构写入至片外 SDRAM中，故称为写缓冲区，它是由 Altera公司的 FPGA中自带 M4K块通过台 QuartusII设计平台里面包含的 IP核配置成的，写入数据为30bit，由写时钟进行操作，读取数据为60bit，由读时钟进行操作；写缓冲区写控制器负责对写缓冲区进行写入控制，它将决定写缓冲区何时开始写操作，何时停止写操作，写入数据具体的写入位置等，写缓冲区写控制器就是通过 HDMI同步控制信号来实现以上这些功能，在每个Vsync高电平脉冲到来的时候，写缓冲区写控制器就会将写缓冲区的写入地址清零，待 DE处于高电平状态时，就将写缓冲区写使能信号置为有效开启写缓冲区的写入功能，同时会以 Pclk为单位将写缓冲区地址依次加“1”，DE处于低电平状态时写缓冲区写使能信号变为无效写缓冲区写操作停止，此时以 Pclk为单位的写地址产生操作也随之停止。这样在写缓冲区写控制器的控制下，写缓冲区会及时将传入的 30bit象素数据缓存，保证视频数据的完整存储.FPGA内部模块图 2所示：  

  


3.2 片外存储器  

作为数据中转站的片外存储器，不仅用于简单的数据存储，更起到了调节平衡 FPGA发送端和接收端两边时钟操作频率的重要作用。以本文为例，HDMI发送1280×720@60Hz图像  

格式的视频数据，根据象素时钟 Pclk计算公式得出 Pclk=1280×720×60×(1+0.3)≈  

71.8MHz，而每帧图象的大小为 1280×720×30=2.4678Mbyte  

为满足系统要求，本文选用比较经济的 SDRAM作为片外存储器。具体为 SAMSUNG的 2片 K4S643232H-tc60,位宽为32bit，每片 SDRAM容量为8Mbyte。为实现实时图象的连续传输，即在新的一帧写入的同时上一帧也要同时读出，这就要求内存的位宽为视频格式像素宽度的两倍，即 30bit ×2=60bit,本设计采用2 片32 位的 64Mbit SDRAM组合成 64位位宽的数据总线,这样就有两条物理上的数据和指令通道，满足系统 60bit带宽要求, 在实际操作中,进行大量连续数据读操作时,双通道可以同时工作。进行大量数据写操作时,先写第一片SDRAM的一行,然后在快要写完该行数据的时候对第二片SDRAM 进行操作,将后面的数据写入第二片 SDRAM中的同一行,这样的效率将近是单片SDRAM 读操作的两倍.  

虽然读缓冲区控制器和写缓冲区控制器分别处于不同的 FPGA模块之中，但由于其控制的缓冲区均是由 FPGA嵌入式 RAM――M4K RAM通过 Quartus II硬件开发平台自带的 IP核配置成双端口RAM的形式产生的，而且两个缓冲区功能上是一样的，因此相应的其控制器设计思路是一致的.图 3为设计的写缓冲区。  

  


3.3 数据发送部分  

整个 FPGA发送端的核心控制模块是数据帧产生模块。这里的数据帧不是一般意义的图像帧，数据帧设计的提出涉及到以太网技术的一个术语――MAC（Medium Access Control，介质访问控制子层协议）的概念。MAC层面向以太网物理层，主要用来对用户数据进行打包、封装并按照选定的数据接口时序要求进行数据传输。MAC层按照规定的封装结构将数据打包形成一个个数据帧。根据 IEEE 802.3标准规定的标准以太网数据帧结构包括：前导码（Preamble）、数据帧开始标识码（Start Fream Delimite，SFD）、目标和源 MAC层地址（Destination/Source MAC Address）、数据长度/类型表示码（Length/Type）、客户端数据（MAC Client Data）、Pad码以及帧检查序列（Fream Check Sequence）共8个部分。  

针对实时视频传输特点，对数据帧结构的封装结构做了重新设计，撤销了对于本系统没有实际意义的目标和源 MAC层地址、数据长度/类型表示码、Pad码和帧检查序列，使得数据帧结构得到了极大的精简，传输效率也明显提高。精简帧结构如下。  

  


前导码（Preamble）和数据帧开始标识码（SDF）用于恢复数据链路与确定每个数据帧起始位置，在 Device id部分用户可以自定义这一字节的具体含义，Sync Count记数值用于准确恢复同步信号，应注意保证记数溢处，本文选用 14bit可以保证数据不溢出，本文采用对帧计数的方式，一幅图象由许多数据帧组成，定义一幅图象的开始的一帧数据为0000H，当放送一帧的计数全为0 时，表示新的一幅图象的开始。从而恢复图象的帧同步信息。由于本文视频源的数据格式为 30 bit ,所以定义数据块格式为 360×30 bit。由于以太网帧结构中规定数据必须为字节的整数倍，固将数据转换为450×24bit,即 5个字节存储 4个单基色象素信息。以满足物理层芯片的一个数据块的长度不能超过 1536个字节的要求。帧间隙IPG是必须的，物理层芯片在期间处于 Idle状态进行时钟步。IEEE802.3规定 IPG其最小值为96个码元时钟,为了满足要求。设计选定 120个时钟码元。  

精简的帧结构的效率为（320×30）/（16+8+10+14+360×30+4×30）=98.46%。提高了帧传输的效率。  

FPGA发送端光纤物理层传输芯片――TLK2501具有 16bit并行数据总线宽度，最高  

2.5Gbps的数据传输带宽，内置 8B/10B的标准以太网编/解码器。而系统需要的最大带宽W=1280×720×60×30=1.65Gbit。可见物理层芯片可以满足系统的要求。它通讯是由高速数据传输芯片控制模块进行控制的，这个模块可以按照用户自定义实现对 TLK2501传输端所有运行模式的控制。24bit/16bit转换器的负责将数据帧转换成物理层信片所需数据格式。 在本文背景下，对于芯片的操作比较简单，只是用到了它的最基本传输功能。在数据帧间隙期间，控制模块置数据传输控制信号“TxEN（发送使能）=0，TxER（接收使能）=0”，数据接口TD[15:0]上任何信号均不会被放置在数据总线上，此时物理层传输芯片处于 IDLE状态，用于芯片的时钟同步；其余时间均为数据传输状态，控制信号“TxEN=1，TxER=0”，数据接口TD[15:0]接收来自数据帧产生模块的数据帧信号并输出至物理层数据总线上。通过光纤发送模块将数据发送到 LED接收控制端进行数据的恢复。  

3.4音频传输HDMI的一大特点就是在一根传输线中可以同时传输视频和音频信号。从 HDMI 规范  

1.0开始，HDMI就定义了支持 Dolby Digital（包括 Dolby Digital EX）和 DTS（包括 DTS-ES）。HDMI 1.1 增加了支持 DVD-Audio 的功能，而 HDMI 1.2 增加了 SACD 功能。此外，HDMI（除 1.0 版外）都能够传输 8 声道192kHz、24 比特的无压缩音频，其效果优于其它所有消费音频格式。因此，如果播放器能够将音频格式解码为多声道 PCM，那么就能够以解码 PCM 流的形式传输上述任何一种音频格式。为了保证音频数据完整传输，减少传输过程中信号的衰减，本文选用 S/PDIF音频接口传输音频信号。  

S/PDIF是“SONY/PHILIPS Digital Interface Format”的缩写，它是由 SONY与PHILIPS公司在上世纪 80年代制订的一种数字音频信号传输标准，可以传输 LPCM流和 DolbyDigital、DTS这类数字音频信号.采用一根数码线同时传递数据和时钟，简化了连接。音频数据字长可以扩展到 24位。常用的 SPDIF接口有光纤和同轴接口两种。  

HDMI解码芯片 EP907上具备 S/PDIF接口输出，芯片内部完成 S/PDIF信号的编码，简化了外部配置，经编码后的音频信号被发送到光纤发送模块，本文选区的模块为TOSHIBA 的TOTX173，将电信号转换为光信号通过光纤传输，发送到 LED屏幕的接收控制系统进行解码。  

3 总结  

本文设计了一种基于 HDMI的视频传输系统。提高了 LED显示所需视频信号源的质量，音频系统的加入，丰富了 LED屏幕的功能，考虑到 LED显示技术的工程需要，采用光纤传输数据。减少在传输过程中信号的衰减，实现远距离传输。