25G高速无源通道的设计挑战

 

　　OIF CEI-11G LR和10G Base KR规范已发布了好几年。随着100Gbps标准的不断演进，出于互连密度和功耗的考虑，单通道的速率也逐渐从10Gbps演变为更高的速率。比如OIF CEI-25G LR就试图将单通道的速率从11Gbps提高到25Gbps，与此同时，将功耗限制在前一版本的1.5倍以内。虽然CEI-25G LR并未被正式发布，但一些最基本的通道参数却已在草案中被基本确定下来。在SerDes厂商和无源通道厂商的不懈推动下，10Gbps+的速率被不断地刷新。一些半导体厂商先后推出了15Gbps、20Gbps的SerDes，Avago公司更是在今年的DesignCon上展示了符合CEI-25 LR草案的背板驱动器和高达30Gbps的SerDes。

　　虽然25Gbps背板规范并未被发布，相关的SerDes也还未量产，但光通信厂商早就开始了40Gbps DQPSK的应用，将PCB上单一通道的速率推进到20Gbps。背板方面，虽然国内厂商只能拿到15Gbps的SerDes，但毫无疑问，不用多久，20Gbps以上的SerDes也会被开放。因此，本文将试图对25Gbps无源通道设计时遇到的挑战(尤其是在信号完整性方面)进行分析和探讨。

　　一个完整的25Gbps链路的构成通常如图1所示。

　　

 

　　图1：25Gbps完整链路示意，TP1~TP4为测试点。

　　25Gbps链路也是一个典型的点对点拓扑，发射端和接收端均做了信号处理，即我们通常所说的均衡。一般发射端被称为加重，接收端被称为均衡。其中发射端的加重又分为预加重和去加重;接收端的均衡又分为模拟均衡和数字均衡，分别为CTLE和DFE。发射端和接收端的均衡通常被用来补偿数据在有损链路中传输时的损耗，以便在接收端获得张开的眼图以及符合规范的BER。25G无源通道主要被用于芯片间(chip-chip)，芯片与模块间(chip-module)或者背板的应用中。在信号完整性方面遇到的挑战主要包括传输损耗、反射和串扰。

　　对抗传输损耗

　　无源通道就像一个低通滤波器，总是会降低传输信号的幅度。信号在通过连接器、PCB走线、过孔、IC引脚和线缆等无源链路中的每一部分时，总会造成幅度上的损失和抖动的累积。当信号到达接收端时，眼图通常已经闭合(图2、图3)。作为链路的设计者，通常需要设法降低传输过程中的损耗，这也被称为插损。以背板为例，25Gbps无源通道的损耗主要由高速连接器、过孔和走线造成。