行政院国家科学委员会报告--高性能低功率数字讯号处理核心研发总

摘要：在这个三年计划中，我们将开发一个高性能低耗能之嵌入式数字讯号处理核心以供通讯及消费电子领域之信息家电器使用。我们的目标是设计一颗每秒10亿运算以上，而耗电在500mW以下的数字讯号处理器。本计划共有清大资工系三位教授参与：(1)林永隆负责指令集定义，芯片实作以及DSP硅智产的发展；(2)李政昆负责设计3C整合运算所需的DSP Compiler及其程序发展支持环境；(3)黄婷婷负责针对设计一高效能、低功率之可程序DSP处理器时，相关之低功率设计方法的探讨。

在子计划一中我们设计一个以精简指令集计算机架构(RISC-based)为基础的数字讯号处理核心(DSP Core)。设计重点在于提供高运算能力和提升程序代码密度。为了提供高运算能力，我们的设计可以在同一频率执行两个指令，并且包括最多八个运算元。另外一方面，我们设计一套高程序码密度的指令集，同时我们将高度相关的数个指令结合为单一指令，以此来提升程式码密度。

在子计划二中我们针对高效能DSP编译器以及DSP程序代码产生器之最佳化技术这两大部分进行研究，目的在于发展一套DSP编译器能产生高效能低耗电的程序代码。总体来说，我们已经对高效率低耗能DSP设计及相关编译器议题得到部分相当有效且先进的技术与经验，由一些初期实验的测试，得知我们研究的方法及结果确实对增进3C DSP相关设计的高效能及低耗能有所帮助。我们已将相关研究成果发表于国外学术研讨会议上。根据以上这些成果，我们将可以对往后的研究进行更进一步地了解与改良。

子计划三着重在DSP处理器之低功率设计方法的探讨，今年我们提出instruction buffering的架构，使得当程序执行到回路（loop）的部分时能较为省电。我们的实验结果显示在instruction fetch及instruction decode阶段中，我们提出的方法比传统不包含instruction buffer技术的电路节省高达60%的功率消耗；此外，若考虑instruction buffer技术以及仅处理最内圈loop的架构下，也将能节省高达40%的功率消耗。