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我的开发环境：quartus13.1
altlvds_tx/ altlvds_rx核实际上是个并串/串并转换器，在使用altlvds_tx/ altlvds_rx核时，一定要先在quartus ii中新建工程，编译并分配管脚，看编译能否通过，如果通过了再投板，否则可能要更改电路设计了。
我在电路中使用lvds接口发送数据，以前的设计中使用的是DS90CR287完成数据串化，对于base模式，有4对数据和1对时钟，共5对lvds信号。使用FPGA的true lvds transmitters发送数据，需使用altera IP，在quartus中添加altlvds_tx核。
这里选择LVDS transmitter，然后设置4个LVDS通道（channels）；每个通道对应7个解串因子，即7并1串处理。最下面的Use External PLL如果勾选上，则这个IP核内的其他两个配置页面不可设置，用户的时序频率方面的配置主要在外部的PLL时钟上下文章了；若不勾选上，则会使用一个PLL，如果资源够用的话，可以不用勾选，我们接着来看后面两个配置页面。
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