关于IP的驱动程序软件开发和第三方IP的使用

半导体公司目前正面对两大基本现实：优化半导体项目的成本以及为了满足客户需求而提供全面性解决方案。客户的需求使得半导体开发商将注意力不仅集中在硅元素，而且还关注软件。

让我们首先来看一下半导体项目的成本。市场研究表明主流半导体项目（衍生物）的下列费用趋势。

图1：主流半导体项目成本

上述图1（最新可用图）显示了主流设计的成本。虽然这些类型的设计已经出现了明显的成本增加的趋势，但是这些成本仍然远低于那些在新工艺节点（需要更高的投资）的全新结构的成本。比如，14nm工艺节点的初始项目成本大约为3亿美元1。

由于这些高额的项目成本，客户向半导体行业提出了具有挑战性的要求。比如，不断变化的市场，要求更优、更高效的用户体验、更小的设备、更低的成本、更低的功耗，这些都增加了芯片的复杂性以及工艺节点需求。半导体企业必须提供全面的SOC及软件栈平台，以便使终端客户优先选择在该平台实现自己的应用、提供必要的外部界面、优化能耗。这些都已在规划中，并一一实现。在芯片层面，这些要求促进了带有多时钟和多电压的复杂结构，这种结构将所有部件整合到SOC及相关软件栈中，并且这些要求继续增加（图2）。

图2：每个SOC中时钟域及电压域的数量

本白皮书讨论了SOC设计人员在解决SOC复杂性问题以及关于上市时间的挑战时面临的问题。本白皮书也将讨论第三方IP的使用，并说明考虑到当今SOC的复杂性，仅仅依靠高质量IP不足以加快上市时间。本白皮书还将讨论关于用于IP的驱动程序软件开发的问题。最后，本白皮书将回顾在SOC设计过程中的五个主要开发步骤以及第三方IP供应商如何帮助加快这些步骤。

使用第三方IP提供者获得高质量IP

为了降低项目成本和风险，半导体设计机构需要获得第三方硅知识产权用于他们的SOC项目，特别是一个SOC所需的处理器、音频子系统、传感器子系统、标准外部接口。

标准接口子系统包括一个连接片上通讯基础设施（一般为在端口上使用标准总线协议的多级互连装置）的控制器、通过预定协议及电气规范与外部接口连接的PHY模块。这两种模块都必须符合标准协议，如USB-IF规范或PCI Express标准等公共标准。许多项目都已经证明使用高质量第三方IP可以为半导体企业降低成本和风险。理想情况下，控制器与PHY将由一个供应商提供，可以降低SOC设计人员的整合难度。理论上，由于每个项目都是基于相同标准，整合应该十分简单。但是，整合面临着三个挑战：标准或协议知识、符合性能要求、将IP整合到整个SOC中。

标准或协议知识

首先，SOC设计人员必须解决一个日益困难的任务：理解IP协议或标准。由于半导体企业通过购买IP降低设计成本，这些企业将他们的IP设计人员重新调配至其他设计岗位。多数现代化接口IP标准每几年都会进行重大修改，并且每年都会发出工程变更通知（ECNs）。这些变动可能会使企业内部IP设计人员的知识很快落后，除非他们可以集中精力关注特定的IP和协议。在最优情况下，一个项目团队仍然配备至少一名可以理解特定标准的工程师，但是对于复杂的接口IP部件（比如PCI Express）中的1000多个参数，大体了解相关标准或IP模块是不够的。在最坏情况下，项目中没有任何人具有特定接口IP标准背景，这使得SOC充分整合成为漫长、风险重重的过程，比如，PCIe3.0标准超过850页。进行IP配置，并为该配置开发高性能的设备驱动程序绝对不是轻松的任务，特别是当使用IO可视化等最新硬件功能的情况出现。除了从IP供应商获得接口IP许可而支付的费用以外，半导体企业通常还需要额外支付整合和软件开发的费用。

加速RTL修订

第二个挑战是：对于IP的配置，在SOC中的接口性能是否能满足芯片功能的需求以及终端客户的要求。在理想情况下，SOC设计团队有权通过设置IP的参数来使用第三方IP。设计人员必须处理大量配置参数才可以创建满足SOC要求的RTL。除了用于RTL的配置参数，软件开发者还必须通过驱动程序软件控制许多不同的功能。总之，硬件和软件设置及功能决定了IP的贯穿性、潜在性、功率分布。设计人员可以寻求IP提供者关于SOC理想配置的建议，也可以确定不同的配置参数以实现所需功率-性能平衡。高效的配置探索需要尝试一种IP配置对比不同IP配置的快速转回时间。加快转回时间首先意味着有能力为不同配置快速生成RTL。如果该步骤涉及与已经产生新版本的IP提供商的互动，那么会出现两个常见问题：第一，进度问题：转回时间至少需要多个工作日；第二，商业问题：修订RTL配置的请求的数量将受到IP许可协议的限制，原因在于IP提供者需要减少他们的设计影响。但是，如果半导体工程师可以使用配置工具修改IP，那么，转回时间就不再依赖于第三方IP提供者。