- 可编程技术30年回顾,FPGA都夸过了哪三个大时代

摩尔定律最终将推动FPGA能力覆盖ASIC要求，这是对可编程逻辑业务的一个基本早期认识。如今，器件成本在性能，上市时间，功耗，I / O容量以及其他功能方面都不如FPGA。许多ASIC客户使用较老的工艺技术，降低了NRE成本，但降低了单芯片成本优势。

FPGA不仅消除了前期掩蔽费用并降低库存成本，而且通过消除整个类别的设计问题也降低了设计成本。这些设计问题包括晶体管级设计，测试，信号完整性，串扰，I / O设计和时钟分配。

与低前期成本和简单设计一样重要的是，主要的FPGA优势是即时可用性和降低的故障可见性。尽管大量的仿真时，ASIC第一次似乎很少是正确的。随着晶圆制造周转时间在几个星期或几个月内，芯片重新调整对时间安排造成重大影响，而且随着掩膜成本的上升，芯片重新调整对公司日益增长的水平而言是显而易见的。错误的高成本要求广泛的芯片验证。由于FPGA可以在几分钟内完成重做，因此FPGA设计不会因为错误而延误数周。因此，验证不一定要彻底。 “自我模仿”，俗称“下载试用”，可以代替大量的模拟。

最后看一下ASIC生产风险：ASIC公司只有在客户的设计投入生产时才赚钱。 在20世纪80年代，由于开发过程中需求的变化，产品故障或完全设计错误，只有三分之一的设计实际投入生产。 三分之二的设计损失了钱。 这些损失不仅由ASIC客户承担，还由ASIC供应商承担，这些供应商的NRE收费很少包括他们的实际成本，从未在快速贬值的制造设施中弥补失去机会的成本。 另一方面，可编程逻辑公司和客户仍然可以小批量赚钱，并且可以快速纠正小的错误，而不需要昂贵的掩模。

图3.通用PAL架构。

B. FPGA   VS  PAL

可编程逻辑在FPGA之前就已经建立起来了。在20世纪80年代早期，EPROM编程的可编程阵列逻辑（PAL）已经开辟了一个市场。但是，FPGA具有体系结构优势。为了理解FPGA的优势，我们首先看看这些早期的80年代器件的简单可编程逻辑结构。一个PAL设备，如图3所示，由一个两级逻辑结构组成。显示输入在底部。在左边，一个可编程和阵列产生产品条款，以及输入和它们的反转的任何组合。右侧块中的固定或门完成宏单元产品术语的组合逻辑功能。每个宏单元输出是芯片的输出。宏单元中的可选寄存器并反馈到和阵列的输入使得实现非常灵活的状态机成为可能。

不是每一个功能都可以通过PAL的宏单元阵列实现一次，但是几乎所有的常用功能都可以，而那些不可能通过阵列实现的功能。无论执行的功能还是位于阵列中的位置，通过PAL阵列的延迟都是相同的。 PAL具有简单的拟合软件，可将逻辑快速映射到阵列中的任意位置，而不会影响性能。 PAL适配软件可以从独立的EDA供应商处获得，使IC制造商可以轻松地将PAL添加到他们的产品线中。

从制造的角度来看，PAL是非常有效的。 PAL结构与EPROM存储器阵列非常相似，其中晶体管被密集地包装以产生有效的实现。 PAL与存储器非常相似，许多存储器制造商能够用PAL来扩展他们的产品线。当周期性内存业务出现停滞时，内存厂商进入可编程逻辑业务。

当考虑缩放时，PAL的架构问题是显而易见的。在和阵列中的可编程点的数量随着输入数量的平方（更确切地说，输入乘以乘积项）的平方增长。工艺缩放以收缩因数的平方来提供更多的晶体管。然而，阵列中的二次增加限制了PAL仅通过收缩因数线性增长逻辑。 PAL输入和产品期限也很重，所以延迟随着尺寸的增加而迅速增长。像任何这种类型的存储器，PAL都具有跨越整个芯片的字线和位线。随着每一代，所编程的晶体管的驱动与负载的比例下降。更多的投入或产品条款增加了这些线路的负载。增加晶体管尺寸以降低电阻也提高了总电容。为了保持速度，耗电量急剧上升。大型PAL在区域和性能上都是不切实际的。作为回应，在20世纪80年代，Altera率先推出了复杂可编程逻辑器件（CPLD），由多个PAL型块组成，其中较小的交叉开关连接。但FPGA具有更具可扩展性的解决方案。

图4.通用阵列FPGA架构。 4 4阵列，每行和每列有三条接线轨迹。 开关位于交叉点的圆上。 设备输入和输出分布在阵列周围。