基于EPM7128SCL84-7芯片和quartus 2软件实现低频信号的锁相技术

1、引言

在现代数字通信中， 数据传输，时钟校时等问题中很重要的一个方面是信号的同步。而同步系统中的核心技术就是锁相环。通常商用的全数字锁相环（DPLL）的关键部件是电荷泵和数字延迟线。电荷泵将数字鉴相器得到的相位差信息以电荷的方式累积起来，并根据积累的电荷量控制数字延迟线的反馈环，从而获得相应的本地估算时钟。即使是微小的相位差，也会导致电荷泵的电荷的累积。因此，这种技术实现的锁相环可以达到很高的同步精度。

但使用这种技术实现的全数字锁相环是针对高频信号（如大部分FPGA中内嵌的DPLL都要求输入时钟在25MHz以上）。而由于低频信号的特点，使它相对一般的信号存在以下特殊的要求：

1. 作为输入时钟脉冲频率低，因此追踪速度比较慢，必须充分利用相位差信息以提高追踪速度。如，GPS秒信号的频率为1Hz。以最坏的情况计算，相位差为 ，即输入时钟和本地估算时钟相差0.5s。如果每次调整1μs，同相需要500000s。如果每次调整过多，锁相时精度达不到要求。

2. 时钟抖动（clock jitter）的影响在低频信号中比较明显。对于一个1KHz的低频信号，即使时钟抖动只占信号周期的0.1%，也会出现1μs的偏差。这样的时钟抖动会导致锁相环试图跟踪，使锁相环的输出出现抖动。

而且，低频信号的鉴相周期较长（如GPS的秒脉冲为1s），很难实现电荷泵在这么长的时间内，其存储的电荷不流失。因此，通常商用的DPLL无法用于这样的低频时钟信号。同时GPS的秒脉冲的时钟抖动可能达到1μs 以上。对于时钟源，这些时钟抖动是需要滤除的。

因此，本文在分析通用全数字锁相环的实现技术的基础上，提出一种针对低频信号的全数字锁相环的实现技术。

2、锁相原理：

全数字锁相环是根据输入时钟和本地估算时钟之间的相位误差对本地估算时钟进行不断的反馈调节，从而达到本地估算时钟相位跟踪输入信号相位的目的。

本设计要求能在较短的时间内对时钟信号锁定，同时又希望完成锁定后，对时钟信号的时钟抖动有较强的滤除作用。因此，DPLL可分为两个工作状态：锁定状态和失锁状态。在不同工作状态下，采用不同的滤波原则，以达到较快的锁定速度，同时使输出信号的时钟抖动较小。

本设计由四个部分组成：数字鉴相器（DPD），数字环路滤波器（DLF），数字压控振荡器（DCO）和锁定检测电路。数字鉴相器检测输入时钟信号和本地估算信号的相位关系，而数字环路滤波器根据相位关系产生控制信号。当锁相环处于锁定状态时，因为输入时钟信号的时钟抖动是随机出现，即时钟信号和估算信号的相位先后关系是平均出现的。因此，经过环路滤波器的随机徘徊滤波器（可逆计数器）时，随机徘徊滤波器的计数值保持在阈限内，锁相环保持在锁定状态，滤除了输入时钟信号的时钟抖动。当失锁时，时钟信号的相位总是超前估算信号，或反之。随机徘徊滤波器溢出，锁相环进入失锁状态。在失锁状态下，环路滤波器经过高位和低位两个计数器将相位关系转化为控制脉冲。高位计数器输出频率控制脉冲，低位计数器输出相位控制脉冲。利用相位差信息，在一个鉴相周期内，低位计数器可以输出多个脉冲，从而以对数关系（log）实现移相，实现较快的锁定速度。如果，在一个鉴相周期内，相位差过大时，高位计数器输出控制脉冲使估算信号的频率变化，实现锁频。

3、各功能模块的实现：

本设计使用自顶向下的设计方式，分为数字鉴相器，数字环路滤波器，数字压控振荡器和锁定检测电路。

3.1数字鉴相器：

常用的鉴相器常用的有两种类型：异或门（XOR）鉴相器和边沿控制鉴相器（ECPD），本设计中在锁定时需要利用相位差达到快速同步的目的，因此采用边沿控制鉴相器。

如图，锁存器提取时钟信号和本地估算信号的上升沿，当检测到上升沿时，锁存器输出“１”。鉴相状态转移逻辑根据锁存器的输出“１”的先后关系判断相位先后，输出up/down信号控制数字环路滤波器中的加减计数器，并在锁存器同时输出“１”时，将锁存器清零，准备下一次鉴相。同时在相位差信号中指出两者的相位差，其占空比和相位差成正比。因此，边沿控制鉴相器的鉴相范围为［0，2 ］。

3.2数字环路滤波器：

DPLL的数字环路滤波器（DLF）是本设计的关键。它由两部分组成：随机徘徊滤波器和低通滤波器。当DPLL处于失锁时，低通滤波器将相位差信息转化为控制信号，控制数字压控振荡器的输出，使本地估算信号和输入时钟信号同步。同时，随机徘徊滤波器的输出送入锁定检测电路，以判断DPLL是否已经锁定。当DPLL锁定时，低通滤波器的输出被阻断。而锁定检测电路根据随机徘徊滤波器的输出判断DPLL是否失锁。

随机徘徊滤波器可以用模为K的可逆计数器实现。模K计数器复位时值为K，每一个鉴相周期，当输入信号和本地估算信号的上升沿不一致时，计数值变化1，当up为1时，计数器向上计数。当down为1时，计数器向下计数。当计数值为阈值0或2K时，计数器产生进位信号，并复位为K。锁定检测电路根据进位信号，判断DPLL的工作状态。

根据仿真结果可见，在锁定状态下随机徘徊滤波器的计数值在［0，2K］的范围徘徊时，没有进位产生。有效的滤除了输入时钟信号的时钟抖动和随机噪声。

在DPLL失锁的情况下，鉴相产生的相位差信息通过低通滤波器成为控制信号。根据锁相环的锁频，锁相的要求，低通滤波器可以使用两个计数器级联而成。当低位的计数器计到阈值时，产生进位脉冲，使压控振荡器的输出脉冲移相。同时，高位计数器加一，当高位计数器进位时，压控振荡器的分频比随之变化。输出脉冲的频率改变。

由仿真结果可见，根据鉴相器的相位差信息，低通滤波器将它转化为压控振荡器的控制脉冲（lf_tmp和p_cnt），其中lf_tmp控制相位移动。只有在一个鉴相周期内，相位差较大时，高位计数器才会输出进位脉冲（p_cnt），使分频比改变，加快锁定并实现锁频。因此，在每个鉴相周期结束时，高位计数器要清零。

3.3数字压控振荡器：

数字压控振荡器由脉冲加减电路和分频比可变的分频器组成。其中，脉冲加减电路实现了对本地估算信号的相位的调整，分频器实现了频率的调整。数字压控振荡器受锁定检测电路的控制。当锁定状态时，环路滤波器的调整信号被禁止。

在失锁时，脉冲加减电路的控制信号为鉴相器的up/down信号和低位计数器输出的加/减控制脉冲。如果up信号为“１”，同时加/减控制脉冲出现一个控制脉冲时，脉冲加减电路少输出一个脉冲，使本地估算信号落后一个脉冲的相位；反之，脉冲加减电路多输出一个脉冲。调整信号被禁止时，脉冲加减电路则是一个对中心工作频率两分频的分频器。分频器的输入信号为鉴相器的up/down信号和高位计数器输出的进位脉冲。每当输入一个进位脉冲时，分频比根据up/down相应加/减1，调整输出信号的频率。

3.4锁定检测电路：

锁定检测电路可用计数器实现，它的原理是检测环路滤波器的随机徘徊滤波器的进位信号。当DPLL处于锁定状态时，随机徘徊滤波器出现进位信号时，DPLL进入失锁状态。而在失锁状态的情况下，每个鉴相周期，锁定检测电路的计数器的计数值加一。当随机徘徊滤波器出现进位时，锁定检测电路的计数器的计数值被清零。如果，经过预定数值的鉴相周期，随机徘徊滤波器都没有出现进位，锁定检测电路的计数器达到阈值，输出进位，DPLL进入锁定状态。表明在一定误差范围内，输入信号和本地估算信号的相位和频率一致。

4、结语

如图，在失锁情况下，lf_tmp为脉冲加减电路的控制脉冲，根据输入信号（sign）和本地估算信号（clk）的相位关系，脉冲加减电路的输出脉冲（divclk）相应的多/少输出脉冲，使sign和clk信号的相位逼近。然后，divclk经过分频比可变的分频器，产生本地估算信号（clk）。

由于锁定环路的各部分的工作频率是在外部晶振f的工作频率下。因此最终的锁定同步误差取决于晶振频率f，为1/f（秒）。在失锁状态下，利用了相位差的信息。假设上升沿相差T秒，当Ｔ较小时环路的每个鉴相周期的相位移动为 秒。而Ｔ较大时，分频器的分频比改变，实现锁频。因此，当GPS的秒信号的相位差为 时，即0.5秒，而晶振频率为1MHz时。将用 秒（约22秒）达到锁定。

本设计在分析了低频信号的特点后，利用CPLD实现了对低频信号的锁相技术。在使用Altera公司的EPM7128SCL84-7芯片和quartus 2软件仿真可得，本设计能够满足对低频信号的锁相要求。

本文作者创新点：分析了低频信号的特点和普通商用数字锁相环的原理后，提出一种基于CPLD用于低频信号的数字锁相环的实现方法。这种实现方法对于低频信号可以达到较快的锁定速度和较小的时钟抖动。

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