基于ADSP—BF533的数字通信信号发生器设计与实现[图]

摘要：介绍了以两片BF533处理器为核心的数字通信信号发生器的硬件组成及工作原理。该系统可以通过软件动态控制信号的信噪比与干信比，并能较好地模拟真实数字通信信号环境。文中详细描述了ADSP—BF533芯片的工作原理，给出了具体的数字通信信号发生器的硬件设计和软件流程。

0 引言

在通信对抗的研究中，要想模拟出真实数字通信信号场景，数字通信信号发生器是不可或缺的仪器。而市面上的通信信号发生器价格十分昂贵，功能也比较简单。而且这类通信信号发生器的输出码元不可控，信噪比及干信比也不能动态调节，因此无法模拟多种调制类型通信信号的混合环境，用作通信对抗系统的性能测试信号源极为不便。所以开展高精度通信信号及噪声干扰波形的重构方法研究工作，具有重要的理论意义和实用价值。

1 ADSP-BF533芯片简介

ADSP-BF533是Blackfin系列的中高性能产品，专门针对多媒体(特别是视频处理)和通信方面的各种应用。其内部包含2个乘/累加器(MAC)，2个40位的ALU，4个视频ALU和1个40位移位器。BF533内核工作时钟可高达600MHz。运算单元处理来自寄存器组的8位、16位或者32位数据。

BF533的每个MAC每周期可完成一个16位乘16位的乘法运算，并可把结果累加到40位的累加器中，同时可提供8位的精度扩展。其ALU单元执行标准的算术和逻辑运算，两个ALU可处理16或32位的数据，运算单元具有很大的灵活性．因此可以满足各种应用中信号处理的要求。

ADSP-BF533把存储器视为一个统一的4GBytes的地址空间。所有的资源，包括内部存储器、外部存储器和I/O控制寄存器，都占据公共地址空间中相应的部分，并且相互独立。此地址空间的各部分存储器按分级结构排列，以提供高性能价格比。高速、低延迟、小容量的存储器(如CACHE或SRAM)的位置非常接近处理器，而低速、高延迟、大容量、低成本的存储器(如SDRAM或Flash)远离处理器。

BF533内的L1存储器是内核中性能最高最重要的存储器；L2存储器用以提供额外的存储能力，性能较低：片外存储系统通过外部总线接口单元(EBIU)进行访问；异步存储器单元可以连接4个异步存储器bank或IO接口，每个bank可支持最大1MBytes物理寻址空问；同步存储器单元可以由SDRAM进行扩展，可以访问多达128MBytes的物理存储空间；存储器的DMA控制器提供高带宽的数据传输能力，能够在内部L1/L2存储器和外部存储器空间之间完成代码或数据的块传输。

另外，ADSP-BF533还提供一个可直接与并行A/D和D/A转换器、符合ITU-656标准的视频编码和解码器以及其它通用外设连接的并行接口(PPI)。PPI包括一个专用时钟引脚、多达3个帧同步引脚和多达16个数据引脚。PPI的通用模式分为4种主要的工作方式，即：内部产生帧同步中信号的数据接收，外部产生帧同步信号的数据接收，内部产生帧同步信号的数据发送，外部产生帧同步信号的数据发送。每种每个PPI_CLK时钟周期可传送高达16bits的数据，广泛应用于各种数据采集和数据传输的场合。

2 系统硬件设计

数字通信信号发生器系统分为两大模块：微型计算机模块和波形产生模块。其中微型计算机为通用计算机或PC，波形发生模块为设计的信号发生板卡。图1所示为系统总体框图。

通用微型计算机首先根据用户输入的参数．分别产生各种类型的数字调制信号和高斯窄带白噪声及各种类型的干扰信号，然后将数据通过USB接口传送到信号发生板卡。信号发生板卡再通过波形产生控制器循环取出通信波形存储器和干扰/噪声存储器中的数据，最后通过DAC产生连续的数字通信信号波形。图2所示为系统硬件设计框图。

硬件设计中的DSP1为整个系统的核心，可直接和微型计算机通信，并且控制着DSP2的加载和运行。DSP1的加载方式为BMODE 01方式，从外部Flash加载；DSP2为BMODE 10方式，通过SlaveSPI接口加载。

DSP1首先接收微型计算机通过USB接口传送的波形数据包，并将数据包中的通信波形或通信环境波形数据以MDMA方式传送到通信/通信信号环境波形数据存储器(SDRAM1)。同时将噪声数据以SPI MDA方式传送到DSP2的内部RAM中，然后在DSP2接收后，将噪声/干扰数据以MDMA方式分别存储到噪声/干扰数据存储段(SDRAM2)内。DSP1通过SPI非DMA方式传送信噪比/干信比参数到DSP2的内部RAM中。其中通信数据的高位(D15)为基带码流数据，D14为同步信号，用于测试基带码流。