DDS的设计 - 基于FPGA的软件无线电载波同步技术设计与实现

DDS 的仿真波形如图３ 所示。系统仿真是由Modelsim10.1a 软件实现的。

图３　ＤＤＳ 的仿真波形

２）伪码发生器的设计与实现
GPS 从根本上讲是一个基于码分多址（CDMA）的扩频（SS）通信系统。扩频调制是通过伪随机码或伪随机（PN）序列来实现的。GPS 采用的GOLD序列就是由ｍ序列优选对产生的，其目的之一是用来实现码分多址，目的之二是用来测距。

ｍ 序列码发生器是一种反馈移位型结构的电路，它由ｎ 位移位寄存器加异或反馈网络组成，其序列长度Ｍ ＝２ｎ －１，只有一个冗余状态即全０ 状态，所以称为最大线性码发生器。

由于其结构已定型，且反馈函数和连接形式都有一定规律，因此利用查表就可以设计出ｍ 序列码。表１ 列出了部分ｍ 序列码的反馈函数和移位寄存器位数ｎ 的对应关系。如果给定一个序列信号长度Ｍ，则根据Ｍ ＝２ｎ-１ 求出ｎ，由ｎ 查表便可得到相应的反馈函数。

考虑用长度ｍ ＝５ 的线性反馈移位寄存器产生一个ｍ 序列。从表１ 中选择［３，５］作为反馈连接，编写相应代码进行仿真，结果如图４ 所示（初始状态为00001）。系统仿真是由Modelsim10.1a 软件实现的。通过仿真波形可以看出，伪码发生器输出的序列为1000010010110011111000110111010...,码序列周期Ｍ=31。

图４　伪码发生器的仿真波形

３）低通滤波器的设计与实现
滤波器是数字信号处理中十分常用的模块之一，一般来讲，对于一些比较复杂的通用数字运算或处理需求，如果目标器件及开发工具提供相应的IP核，则一般选用IP核进行设计，这样不仅可以提高设计效率，同时也可以保证系统的性能。

Xilinx 公司作为世界上最大的 FPGA/CPLD 生产商之一，多年来一直占据行业领先的地位。Xilinx 的FPGA/CPLD具有高性能、高集成度和高性价比的优点，而且它还提供了功能全面的开发工具和丰富的IP核、宏功能等。ISE（Intergrated synthesis Environment）是Xilinx FPGA/CPLD 的综合性集成设计平台，利用该平台可完成从设计输入、仿真、逻辑综合、布局布线与实现、时序分析、程序下载与配置、功耗分析等整个FPGA/CPLD 的开发过程，其最新版本为ISE14.7 suit 系列。ISE13.1 提供了功能十分强大的FIR 核FIR Compiler v5.0。FIR 核进行配置后，即可以使用。

FIR Compiler v5.0核可根据用户需要，选择生成乘／ 加结构（Multiply Accumulate,MAC）或分布式结构（Distributed Arithmatic,,DA)的滤波器；最多可同时支持256个通道；抽头系数从2～1024，输入数据位宽及滤波器系数最多可支持49 比特，能够自动发掘系数的对称性来节省资源。

首先用 MATLAB 仿真低通滤波器系数，对滤波器系数进行n 位量化，并将滤波器系数存入FPGA所需的COE 文件。然后，用FIR 滤波器进行设计和实现。

低通滤波器（Lowpass filter,LPF）的仿真波形如图５ 所示。系统仿真由Modelsim10.1a 软件实现。

图５　低通滤波器的仿真波形

４）数字鉴相器的设计
数字鉴相器原理图如图６ 所示。

图６　数字鉴相器原理图

根据图１ Costas环的工作原理，鉴相器实际上是同相支路与正交支路的乘法运算。在FPGA 实现过程中，乘法运算不仅需要耗费较大的硬件资源，且运算速度也会受到一定限制。工程上通常取同相支路的符号位作为过零检测脉冲，并与正交支路进行异或运算。

５）数字环路滤波器的设计
数字环路滤波器的结构如图７ 所示。

图７　数字环路滤波器的结构图

环路滤波器在Costas 接收机中起着非常重要的作用。它具有低通特性，一方面可以起低通滤波器的作用，更重要的是它对环路参数调整起着决定性的作用。在模拟电路中，常用的环路滤波器有RC积分滤波器、无源比例积分滤波器和有源比例积分滤波器。其中高增益的有源比例积分滤波器因其性能优良，是锁相环中应用最为广泛的滤波器（理想积分滤波器）。数字环路滤波器设计的关键问题在于获取滤波器系数Ｃ１、Ｃ２。

对于理想积分滤波器来讲，其数字化系统函数表示为

３　系统实现与仿真

图８ 为系统设计在Xilinx ISE开发平台下实现后的仿真波形。系统仿真是由Modelsim10.1a软件实现的。根据无线电技术的惯例，以二进制数“０”代表正电平（+１），以二进制数“１”代表负电平（-１）。从Ｉ、Ｑ 支路输出波形可以看出，BPSK调制后，在伪码发生器输出“０”时，载波相位状态不变，在伪码发生器输出“１”时，载波相位会有１80度 跳变。通过仿真波形还可以看出，对于不知道伪随机码（PN码）的用户而言，扩频后的信号简直就是噪声。FPGA 实现后，可以在ISE 界面十分方便地查看到整个系统所占用的硬件资源及最高系统运算速度。其中， Slice Registers（寄存器资源）使用了759 个，占３％； Slice LUTs（查找表资源） 使用了631 个，占3％； Block RAM/FIFO使用了１ 个，占３％；BUFG/BUFGCTRLs（全局时钟资源） 使用了1 个，占3％；DSP48Es 使用了8个， 占25％。Minimum period:7.958ns｛１｝ （Maximun frequency:125.660MHz） 最高系统时钟频率可达125.660MHz，显然满足设计要求的100 MHz。

图８　系统仿真波形

４　结束语

GPS接收机对信号的跟踪主要是借助载波环和码环来完成的。载波环通过复制一个与接收载波信号的相位或频率相一致的载波，然后让接收信号与复制载波进行相乘混频，以实现对输入信号的下变频，从中获得对接收载波信号的相位或频率的测量值，并且解调出接收信号上所调制的导航电文数据比特。载波同步的性能直接影响着通信系统的性能。全数字的载波同步环对GPS接收机来讲就非常重要。