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S2MM
流到存储器的映射
SA
源地址
SBO
从 BAR 溢出
SCA
从完成终止
可扩展优化架构
说明所有 7 系列 FPGA 器件系列，无论是低端器件还是超高端器件，都是采用相同的逻辑、存储器、DSP 和时钟等核心构建模块构建。
扫描测试
同步测试 CLB 和 IOB 模块的过程。
原理图和符号编辑器
是 Xilinx 软件，您可以通过它为原理图设计输入创建、查看和编辑原理图和符号。
SCK
串行时钟
脚本
是一系列命令，用于自动执行复杂的操作（如设计流程中的步骤）。
SCT
从完成超时
SCU
Zynq-7000 All Programmable SoC 中的嗅探控制单元
SD/SDIO
SD/SDIO 存储器器件主机控制器
SDA
串行分布式算术
SDF
查看
SDI
SAP 缺陷指示器
SDK
软件开发套件
SDMA
软直接存储器访问
SDR
单一数据速率
SD/SDIO
SD/SDIO 存储器器件主机控制器
种子
是一个随机数字，用于确定单元在设计中的放置顺序。
种子布局
种子初始布局的操作。
SelectMAP 模式
是一种配置模式，它会为可用于配置和读回操作的配置逻辑提供 8、16 和 32 位双向数据总线接口。
SelectRAM
是指通过查看表构建的片上 RAM，它可以具有双端口或单端口。SelectRAM™ 存储适用于基于 LUT 的分布式 RAM 和 block RAM。
SEP
从错误毒药
SERDES
串行器/解串器。另请参见：.
SERR
系统错误
置位/复位
此操作可以通过异步置位/复位属性来完成。此功能还可以通过全局重置 STARTUP 基元来实现。
建立时间
在数据输入到达时钟器件触发边缘之前趋于稳定所需的时间。
SEU
单粒子翻转
SF
储存和转发
SFD
帧首定界符
SFP
小型可插件
SG
分散收集
SGMII
串行千兆位媒体独立接口
移位寄存器
是一种寄存器，您可以以并行方式将数据载入到寄存器中，并从寄存器中移出该数据。它是指以串联方式连接的触发器链。
SIB
从非法突发
SIE
串行接口引擎
信号
线路或网络。
信号别名
是网络名称，用于指设计中的所有同等网络。信号别名是指将总线名称分配给更大总线中包含的较小总线或信号的过程。
信号绑定
将低级 XNF 文件中的网络连接至高级 XNF 文件中的引脚的过程。
Simgen
是 Xilinx® Platform Studio (XPS) 技术的仿真生成器子组件。
仿真
用于验证设计逻辑和时序的过程。
仿真网络
提交给仿真器进行功能性和时序仿真的文件。
同时开关输出
SSO 在地面或芯片内部的功率级发生的电压高峰，这主要是由接地引脚、连线和地面金属化的混合电感引起的电流变化。在多个输出状态同时发生改变时会经常出现这种问题。
单倍线
是在该线路交叉的每个开关矩阵上切换的线路。
站点
是 PlanAhead™ 软件使用平铺网格方式表示的特定 FPGA 器件资源，您可以使用这些资源来实现设计网表。在进行网表实例布局时会为这些实例显示和提供基元逻辑站点。这些站点具有不同的形状和颜色，旨在区分对象的类型（如 RAM、MULT、CLB、DSP、PPC 和串行收发器 ）。您可以使用布局约束“LOC”将叶级逻辑分配至特定的 SLICE，或使用 LOC 和 BEL 约束将其分配至 SLICE 中的门电路。
站点布局约束 (LOC)
您可以将位置约束 (LOC) 分配至已为特定 SLICE 坐标分配了固定布局站点的叶级实例。这些约束不同于 BEL 约束，是因为它们不会将逻辑锁定到 SLICE 中的特定逻辑门电路中。 分配 LOC 约束会导致 LOC 约束“固化”和应用到为该实例导出的 UCF 文件中。这些 LOC 会作为其各自分配站点中的矩形或站点中的逻辑函数符号显示在“器件”视图中，具体要取决于缩放级别。
SJW
同步跳宽度
歪斜
时钟—信号延迟。
时序裕量
是约束与分析值之间的差异，其中负时序裕量表示错误条件。
转换
输出信号的转换时间。快速转换速率表示转换时间缩短，而慢速转换速率表示转换时间变长。限制转换速率可减少器件中的输出开关激增。转换速率可设置为 FAST 或 SLOW。
转换速率
输出电压从高电平转换到低电平或从低电平转换到高电平的速度。转换速率决定了晶体管的输出状态变化速度。
slice
slice 是 FPGA 的基本构建模块，它包含 LUT 和寄存器。每个可配置逻辑模块 (CLB) 都具有两个 slice，尽管 slice 的具体内容可能会因器件系列不同而有所差异。目前提供了三种 Slice 类型：SLICEM、SLICEL 和 SLICEX.
SLL
超长线路
SLR
超级逻辑区域
SLVERR
AXI4 中的从错误状态。 另请参见：。
SMC
静态存储器控制器
SMP
对称多处理。一般来说，CPU 运行相同的操作系统映像并使用相同的资源。应用于 Zynq-7000 All Programmable SoC。
SoC
片上系统为完整系统承载必要硬件和电子电路（可编程逻辑、存储器、处理、外设接口、时钟和 IO）的芯片。
SOF
帧开始
软宏
库设计元素“宏”，是通过更简单的库元素（如通过触发器和门电路构建的计数器）分层构建的。“软”的含义就是指工具在其认为适合的情况下，可以随意对这些宏来重映射、和布局布线。设计人员同样可以构建带有或不带有 RLOC相对位置 约束的“软”宏。工具可以在指定约束的边界范围内，随意操作映射、布局和布线的过程。您可以使用 RLOC 来完全约束“软”宏，在这种情况下所有的布局都被指定，而无需工具来确定这些布局，但由于其在设计采集中仍具有逻辑表示，因此它仍被视为“软”宏。
SOP
数据包开始
源
驱动某一路径的输出引脚。源是输入管脚和同步元件的输出。您可以使用各种输入文件格式来创建项目。您可以将 RTL 源文件导入为 Verilog 和 VHDL 格式，或将 IP 核模块和综合网表导入为 NGC 或 EDIF 格式来创建各个项目。这些文件被视为源文件。
速度
速度是网络类型、CLB 密度、转换矩阵和架构的一种功能。
速度文件
是 Xilinx 设计系统 (XDS) 的数据文件，它包含了定义器件可用的每个速度等级时序的信息。
SPEEDPRINT
是一个命令，它列出了器件某个速度等级的模块延迟。此程序可用作数据手册的补充内容，但不会替代它们。
SPI
串行外设接口
SPICR
串行外设接口控制寄存器
SPIDRR
串行外设接口数据接收寄存器
SPIDTR
串行外设接口数据传输寄存器
SPIE
串行外设接口中断使能
SPISEL
串行外设接口从设备选择线路
SPISR
串行外设接口状态寄存器
SPISSR
串行外设接口从设备选择寄存器
SPLB
从处理器本地总线
SR
状态寄存器
SRAM
静态随机访问存储器或易失性存储器。只要为 SRAM 持续供电，它便可以保留任何值内容。但在电源关闭后它会丢失这些内容。
SRP
流预定协议
SRR
软件重置寄存器
SRST
软件重置
SSI
堆叠硅片互联技术
SSOs
查看
STA
静态时序分析.
站点管理实体
工商网监
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