基于SoPC的FPGA在线测试方法

　　本文提出了一种基于SoPC的FPGA在线测试方法，是对现有FPGA在线测试方法的一种有效的补充。

　　1 在线测试数据操作流程

　　基于SoPC的FPGA在线测试方法的数据操作流程如图1所示。如果用户需要采集FPGA的测试数据并且上传至PC机，则用户首先要将被测试数据写入DMA读从外设，然后系统自动启动DMA控制器，将数据送入Nios II的数据存储器。再由JTAG UART控制器经JTAG接口上传至Nios II IDE(NiosⅡIntegrated Development Environment，Nios II开发环境)，Nios II IDE将接收到的数据写入测量数据存储文件，从而完成了FPGA测试数据的上传。如果用户需要将PC机中的激励数据文件下载至FPGA，则系统首先在Nios II IDE中通过Host-Based File System读出激励文件数据，然后由JTAG接口经JTAG UART控制器下载至Nios II处理器的数据存储器，Nios II发起DMA写传输把数据从数据存储器搬运至DMA写从外设并写入FPGA片上FIFO，从而完成了激励数据的下载。

　　

 

　　2 SoPC平台架构

　　SoPC系统部件组成见图2，系统包括Nios II处理器、On-Chip RAM、JTAG UART、EPCS控制器，SYSID、定时器、DMA读控制器dma_0、DMA写控制器dam_1，以及自定义DMA读从外设fifo_control与自定义DMA写从外设ext_rdfifo_controller。NiosⅡ的复位地址为EPCS控制器，异常地址为On_ChipRAM。DMA读控制器的读主端口连接至自定义DMA读从外设，写主端口连接至On-Chip RAM，DMA写控制器的读主端口连接至On-Chip RAM，写主端口连接至自定义DMA写从外设。系统的JTAG UART主要实现JTAG接口的控制，使FPGA能够通过JTAG接口与PC机进行通信。

　　3 DMA读、写从外设的设计

　　测试数据在DMA控制器读数据之前是存储在片上FIFO的，而激励数据是通过DMA控制器写入片上FIFO的。然而DMA控制器数据读、写主端口采用的是Avalon存储器映射接口(Avalon Memory Mapped Interface，Avalon-MM接口)，不能直接对FIFO进行操作，Altera公司也没有提供相应的控制器核，需要用户自己开发DMA读从外设用于控制FIFO把测试数据传送给DMA控制器，以及DMA写从外设用于控制FIFO接收DMA控制器的激励数据。本文开发的DMA读从外设模块结构框图如图3所示。

　　

 

　　DMA读从外设包括了3个端口，即控制从端口、DMA从端口以及FIFO写端口。DMA读从外设的控制从端口包括3个寄存器，分别是状态寄存器status、控制寄存器control、FIFO已使用字数寄存器usedw。NiosⅡ通过读/写这些寄存器获取此外设的状态以及实现对此外设的控制。另外，控制端口还包含了中断接口用于此外设向NiosⅡ发起中断请求。DMA读从外设产生中断请求有2种情况：一是内部FIFO写满;二是收到外部测试数据的包结束信号。此时，即使FIFO未写满，DMA读从外设也会发起中断请求，从而实现采集的测试数据的立即传输。DMA从端口采用带流控制信号的AvalonMM总线，用于实现DMA控制器的测试数据读操作;管道接口是测试数据写入此外设的FIFO接口，包括数据总线、写有效信号和一些状态信号(如FIFO写满信号等)。DMA写从外设的结构与DMA读从外设类似，只是没有中断请求信号，这里不再详述。