基于DSP和FPGA的电视观瞄系统设计

 

　　本文介绍的电子消像旋系统采用Altera公司的StratixII系列FPGA芯片和ADI公司的ADSP2183为核心，可以满足系统对功能、实时性及精度的要求。

　　系统原理与基本结构

　　电视观瞄系统组成框图如图1所示。系统由红外热像仪、主图像处理板、DC/DC与差分转换板、总线母板、控制接口板、显示屏等部分组成。

　　

 

　　图1 电视观瞄系统组成框图

　　首先，红外热像仪生成观瞄场景的数字视频图像数据，以LVDS信号传送到系统总线。这里采用LVDS视频信号，主要是考虑本电视观瞄系统要求在非常苛刻的物理环境下工作，而LVDS方式具有良好的抗电磁干扰(EMI)能力，能够很好地保证视频信号在较长距离条件下的传输质量。该消旋处理模块共包含四个功能单元：(1)DC/DC转换、LVDS与LVTTL相互转换单元;(2)系统控制接口单元;(3)图像处理单元;(4)其他单元。功能单元(1)完成系统电源及LVDS数字差分视频到LVTTL数字视频的转换;系统控制单元(2)包含两路串行接口和数据交换邮箱，完成信息交换;功能单元(3)是系统的核心部分，它实现对图像的处理及保证精度的要求;单元(4)主要是系统电磁兼容性方面的设计及数据存储单元。

　　图像处理模块完成对数字视频信号的流水处理，全部工作流程在DSP的控制下用FPGA器件实现视场中心的校正、旋转、精度的计算、实时图像插值等，最后,经过消像旋处理的数字视频流，再由DC/DC与差分转换模块中的LVDS Driver部分传送给终端显示。其中，红外热像仪控制电路设置两路RS422串行通信口，通过串行口与热像仪和图像处理板交换数据信息。数据交换由热像仪控制电路发起，每100ms通过RS422串行通信口1向热像仪发送一次控制指令，直到收到热像仪的接收响应回码。红外热像仪控制电路板收到热像仪的接收回码后将该回码通过RS422串行通信口2转发给图像处理板。按照这些控制命令的内容，图像处理板便根据这些命令完成字符叠加，供观瞄显示屏上显示。

　　系统设计

　　在数字信号处理技术中，DSP+FPGA是目前比较通用的方式。通用DSP对系统进行管理，并协同功能强大的FPGA完成图像算法，实现设计功能要求。

　　消像旋是一种常用的的数字图像处理技术，传统的消像旋都是在二维平面中进行的，由于旋转后图像像素点坐标不再是整数，故旋转后必须对像素点灰度进行二维插值运算，由于其运算过程复杂，运算量也大，尤其是当对旋转后的图像质量要求较高时，需要采用高阶数的插值运算，如3阶、4阶等，则运算量更大。因此单纯采用软件实现，其运算时间过长，实时性差，无法满足高速图像旋转的要求，更不用说在视频条件下使用。

　　● 观瞄显示界面设计

　　观瞄显示界面如图2所示。通过图文混合技术，可以在显示界面上很方便地产生电子分划，形式灵活可变且精度高，可以容易实现不改动光学系统而完成零位校准、对比度亮度调整、动态变形消隐等任务。观瞄区域是一个圆形，圆形以外至屏幕边缘则是固定灰度的背景，用于叠加图文信息。屏幕左上是命令菜单，显示当前执行的命令，右上是控制参数，具体显示控制字符。在屏幕左下，是系统的状态信息，右下则是调试命令，平时不显示，只在系统进入自身调试状态时才显示。

　　

 

　　图2 观瞄显示界面

　　● FPGA设计

　　系统中，FPGA主要完成对视频图像的旋转算法实现、图文混合、逻辑控制和部分I/O操作等工作。正是基于这样的考虑，选用了Altera公司的StratixII系列中的EP2S30F484I4芯片。StratixII FPGA放弃了传统的查找表(LUT)结构，使用一种创新的自适应逻辑模块(ALM)作为FPGA的基本结构单元。与第一代Stratix相比，StratixII FPGA的逻辑密度是前者的2倍，速度也快了50%。EP2S30F484I4有13552个自适应逻辑模块(ALM)，33 880等效逻辑单元(LE)，片上RAM为1369728bit，还有12个锁相环(PLL)。

　　FPGA控制单元是在QuartusII 5.0环境下开发的，消像旋处理是软件设计的关键。数字视频由红外热像仪输出，格式为差分输出。包括如下信号：V_CLK(14.5MHz)，V_LE(行有效)、V_FE(场有效)、V_EOF(奇偶场标志)、V_SYN(复合同步)、V_D[7..0](8bit数据)。该数字视频经过消像旋处理后仍按原格式输出。图像分辨率为(768×576)像素/帧。

　　由于旋转后图像像素点坐标不再是整数，故旋转后必须对像素点灰度进行插值运算。但是如果采用高阶数的插值运算，其运算过程复杂，运算量也大。通过对系统显示要求和方位解算器精度的综合估算，本系统进行了8倍硬件插值，在像素的水平方向进行2倍插值，垂直方向上进行4倍插值。为了保证插值和图像显示的连续，本系统利用8片IS61LV12048(1024K×8bit的高速SRAM)芯片作场存储器(奇场和偶场)来交替地存储经过旋转处理后的数字图像数据。用于奇(偶)场操作的四片SRAM的20位地址线和写(WE)、读(OE)是一样的，只有各自的8位数据线和片选则是独立的。在一行像素全部传送到以后，和上一行像素的插值工作，还有行内插值就实时的完成了。

　　FPGA的基准时钟为来自DSP输出的32MHz时钟，经过片内数字时钟网络(PLL)，可以得到系统所需要的多种时钟。

　　图文混合主要是控制观瞄系统显示屏的显示内容与相应的位置。利用EP2S30F484的内部RAM配置了许多独立的小RAM块，DSP根据不同的控制命令向这些RAM块写入不同的显示内容。FPGA再根据显示位置的分布，以记数的方式在屏幕上控制显示内容输出，达到图文混合。

　　由于StratixII FPGA使用SRAM来存储配置数据，而SRAM存储器在掉电后数据会丢失，因此每次StratixII FPAG上电时，必须下载一次配置数据。选择正确、合适的配置方案是利用FPGA进行设计的一个重要环节。Altera公司的FPGA共有多种配置方案，其中FPP、AS、PS、PPA和JTAG 配置方案适用于Stratix II系列FPGA。本设计采用了一种Advanced configuration Combine的配置方案。因为在系统研发阶段，考虑到要频繁地向FPGA写入设计文件，和EP2S30F484直接相连的标准JTAG必不可少，ByteMasterMV下载线一端接PC的并口，另一端与板上引出的JTAG底座连接。存储配置数据并完成自动配置的是EPCS16，它是Altera专为StratixII设计的增强型配置器件。当设计完成后，利用ByteMasterMV下载线直接将QuartusII输出的配置信息直接写入增强型配置器件中，以后在独立工作状态下，系统一上电启动，就开始了AS(FAST)方式的自动配置。

　　使用JTAG配置电路时，主要用到4个必需的管脚：TDI、TDO、TMS和TCK及一个可选的管脚TRST。在电路板上，要根据JTAG 标准的要求，引出2×5的JTAG底座。要注意的是，TMS和TDI管脚必须接1kΩ的上拉电阻。

　　QuartusII 5.0中一个非常实用的工具是软逻辑分析仪，它通过标准JTAG的方式就提供给用户可视化的在线分析能力。只要把ByteMasterMV电缆连接在EP2S30F484的JTAG头上，添加逻辑分析文件，在里面定义好要观察的信号，触发信号、方式，时钟，采样深度等参数，编译完成后从JTAG下载到FPGA内部，就可以运行，并实时的获得图形化的分析结果。