MB90F540/545单片机外部总线扩展技术

引言

MB90F540/545是富士通公司F2MC -16LX系列中一款带CAN控制器的单片机，图1为MB90F540/545单片机功能框图，除具备F2MC -16LX系列单片机速度快、ROM和RAM容量大、工作温度宽、可靠性高的特点外，还具有双UART、双CAN控制器以及4通道的可编程脉冲发生器(PPG)、8通道输入捕获单元(ICU)、4通道的输出比较单元(OCU)、8路10位A/D并具备外部总线功能，适合在可靠性要求高的电力、汽车等工业控制中应用。MB90F540/545单片机的最小时钟周期为62.5ns/16MHz，外部总线访问最快只有3个最小时钟周期，而且所有输入、输出信号都被指定为CMOS电平。当外部的设备连接到总线上时，必须要考虑这些限制条件，以解决信号延迟和畸变。本文讨论MB90540/545单片机的外部总线扩展技术。

 

外部总线访问控制

MB90F540/545的外部总线接口信号包括：16位的地址/数据复用总线AD00~AD15，高8位地址总线A16~A24；扩展控制信号有RDY、WRL、WRH、HRQ、HAK、CLK、RD 和 ALE。

外部数据、地址、控制信号由自动准备功能选择寄存器(ARSR)、外部地址输出控制寄存器(HCAR)和总线控制信号选择寄存器(ECSR)进行控制。它们的功能分别是：

图2为外部16位总线访问时的时序图。当不使用自动等待功能时，无论是8/16位总线模式，访问外部存储器只需要三个机器时钟周期。如果访问外部低速存储器或外设，就需要设置ARSR，插入合适的等待周期，以满足访问时序的要求。也可以通过设置保持信号为高，在读写周期的相应位置插入保持周期直到保持信号输入引脚电平变低，来满足外部存储器或外设的要求。

在进行内部存取时，AD00~AD15处于三态，控制信号处于非激活状态，高8位地址总线A16〜A23保持最后一次外部总线访问时的状态，如果A16〜A23用作外部存储器的片选信号，最后一次外部总线访问后片选信号仍然有效，因此，在这种情况下必须注意防止可能对外部存储器造成的误操作。

 

 

图1    MB90F540/545单片机功能框图

 

图2  外部16位总线访问时序图

 

图3  MB90F540/545外部RAM扩展电路结构图

总线扩展技术

MB90F540/545的外部总线扩展与其它单片机总线扩展的方法基本相同，由于该单片机的ROM和RAM采用统一编址方式，所以它与ROM和RAM接口电路是完全相同，但通常ROM访问速度要慢于RAM，所以访问ROM应该使用RDY信号或插入自动等待周期来保证ROM的读/写时序。图3为MB90F540/545单片机外部RAM扩展电路结构图。

单片机的所有信号都为CMOS电平，即信号的最小输入高电平电压为0.8Vcc，最大低电平电压为0.2Vcc。在单片机的工作时钟为16MHz，0等待情况下，进行外部访问只需3个时钟周期，要保证CPU能够读到正确的数据，就要求下沿到数据变为有效的时间(记作tRLDV)必须小于33.75ns，也就是说下沿发生后的33.75ns内，数据必须上升到0.8Vcc，才能被正确地读作逻辑1。这一段时间包括RAM输出使能时间、数据总线的电容以及RAM的输出驱动能力的影响时间等。总线负载也会影响数据信号的上升时间，进而影响总访问时间。此外，有的RAM输出为TTL电平输出(2.5V@1mA)，有的则为CMOS电平输出(4.5V@100mA)，因此，必须认真检查RAM器件的有关技术参数。

在电路设计中，锁存器可选用TI公司的CD74ACT573，其最大延迟时间为9.4ns，由于锁存器经常输出使能，所以其输出使能延迟时间可不考虑。为了提高总线的负载能力，采用上拉电阻，既不影响数据的时序，也有助于提高输出驱动能力，还可防止数据线上出现悬浮态。

 

总线电容和上拉电阻的影响及对策

实际上，总线扩展时遇到的最大问题是延迟和信号畸变。延迟直接与线长成正比，而信号畸变则是由于线间电容所致。传输线的增长和线间电容增大加重了信号负载。该电容会在数据流移动时充放电使接收到的信号幅度减小，信号波形畸变；同时，电容的充放电流会随着传输速度的增大而增加，造成接收端不能正确的判断所传输的信号。

MB90F540/545单片机给定的最大输入电容为80pF，典型值为10pF。一般在22pF的输入电容时，会导致数据总线上数据上升沿的时间增加约10ns，48pF时数据上升时间会增加约20ns，80pF时情况会更坏。随着总线电容的增加，为保证的下沿到数据变为有效的时间tRLDV小于33.75ns(16MHz工作时钟时)，就必须选用速度更快的RAM，若总的时间不能满足，就必须插入适当的等待时钟。

如果外扩RAM为TTL电平输出(2.5V@1mA)，其输出高电平难于满足单片机CMOS电平0.8Vcc的要求，可以在数据总线上加上拉电阻来提高其输出电平，通常RAM的输出电阻都很小，上拉电阻不会影响总线的时序。

 

结语

在分析富士通MB90F540/545系列单片机存储器结构的基础上，对其总线扩展的接口中总线电容及TTL电平等对总线时序的影响提出了相应的对策，实验证明这些技术措施是有效的。但由于受电路布线的多种因素的影响，要准确估计电容对总线时序的影响是很难的，若总线时序不能满足要求，可以通过插入等待时钟或用速度较快的RAM器件来解决。