片上网络(noc)技术发展现状及其趋势浅析

引言

随着半导体工艺技术步入纳米阶段，在单一芯片中集成上亿晶体管已经成为现实，据ITRS（International Technology Roadmap for Semiconductors，国际半导体技术路线图）预测，到2010年，单个芯片上的晶体管数目将达到22亿个。如何有效地利用数目众多的晶体管是芯片体系结构必须回答的新问题。倘若因循单核的发展思路，芯片设计将面临互连延迟、存储带宽、功耗极限等性能提升的瓶颈问题。因此，业内普遍认识到，有必要研究新型的芯片体系架构以适应性能增长和功耗下降同时发生这样看似矛盾的需求。多核技术是一条可行之路。多核能够用多个低频率核单元产生超过高频率单核的处理效能，获得较佳的性价比。围绕着多核的一系列技术问题业已成为近期芯片业研究的重点和未来的主要发展方向。

按照不同的片上互连方式，多核SoC可分为两大类：传统的基于总线的互连和基于网络的互连。前者是现有SoC的扩展，通过多总线及层次化总线等技术使得片上集成更多的处理器核，从而实现高复杂度和高性能；而后者是近些年提出的崭新的概念，即多处理器核之间采用分组路由的方式进行片内通信，从而克服了由总线互连所带来的各种瓶颈问题，这种片内通信方式称为片上网络（Network on a Chip，NoC）。

NoC概述

基本概念

NoC是指在单芯片上集成大量的计算资源以及连接这些资源的片上通信网络，NoC包括计算和通信两个子系统，计算子系统（图中由PE，Processing Element构成的子系统）完成广义的“计算”任务，PE既可以是现有意义上的CPU、SoC，也可以是各种专用功能的IP核或存储器阵列、可重构硬件等；通信子系统（图中由Switch组成的子系统）负责连接PE，实现计算资源之间的高速通信。通信节点及其间的互连线所构成的网络被称为片上通信网络（On-Chip Network， OCN）［1-3］，它借鉴了分布式计算系统的通信方式，用路由和分组交换技术替代传统的片上总线来完成通信任务。

NoC技术优势分析

基于分组路由方式进行片上通信的NoC在片上通信方式、功耗、基于重用的设计方法学、解决单一时钟全局同步等方面都具有优越性。

•有利于提高通讯带宽

总线结构是现有芯片架构的通信脉络，随着电路规模越来越大，总线结构将成为芯片设计的瓶颈：虽然总线可以有效地连接多个通信方，但总线地址资源并不能随着计算单元的增加而无限扩展；虽然总线可由多用户共享，但一条总线无法支持一对以上的用户同时通信，即串行访问机制导致了通信的瓶颈。此外，片上通信是功耗的主要来源，庞大的时钟网络与总线的功耗将占据芯片总功耗的绝大部分。

NoC的网络拓扑结构提供了良好的可扩展性；NoC连线网络提供了良好的并行通信能力，从而使得通信带宽增加几个数量级；此外，NoC将长的互连线变成交换开关之间互相连接的短连线，这对功耗控制变得极为有利；另一方面，NoC借鉴了通讯协议中的分层思想，这就为从物理级到应用级的全面功耗控制提供了可能。

•有利于提升重用设计

总线架构可扩展性和可重用性差，为此在芯片计算能力演变时，必须跟随着处理能力的需求而变更设计（如更高的内存宽度、更高的频率、更灵活的同步或异步设计等等），每一代芯片的推出都伴随着程度不等的设计变更，这对于开发人员而言是相当大的负担。若是将通信架构独立设计，并且运用更具弹性的技术，对于缩短设计周期、减少开发成本都有不小的帮助。

由于NoC所使用的通信协议层本身属于独立的资源，因此提供了支持高效率可重用设计方法学的体系结构：现有规模的SoC可以基于片上通信协议作为计算节点“即插即用”于NoC的网络节点；给定的互连拓扑结构使得芯片集成可以采用基于片上通信的设计方法（Communication-based Design，CBD）来完成。通信和计算完全分离的技术（也就是通信与计算的正交设计）将重用范围从计算单元可重用扩展到计算与通信单元皆可重用的层次，从而大大提升了重用设计的水平。

•有利于解决全局同步的难题

纳米工艺所带来的各种物理效应使得片上全局同步越来越困难。当采用50nm工艺，时钟频率为10GHz时，全局线延迟将达6～10个时钟周期，时钟偏斜（Skew）变得难以控制，而时钟树又是影响芯片功耗和成本的一个主要因素。这些问题，随着集成器件尺寸越来越小，时钟频率越来越高，将变得越来越突出。

NoC的片内网络通信方式，资源之间的短线互连和天然的全局异步局部同步（GALS）时钟策略等特性是解决这些问题有效途径。

总而言之，研究NoC设计方法和设计技术是满足纳米工艺条件下高集成度芯片发展的必然需求。

NoC设计空间

完整的NoC设计方法学包括很多方面的问题，它们对NoC的发展都是至关重要的，且已经引起了学术界的广泛研究。Carnegie Mellon大学的U.Y. Ogras等人在文献中提出了NoC设计空间的概念并将NoC研究归纳为三大类关键问题：基础架构、通讯机制和映射优化。

“Hard NoC”（网格部分）指基本架构确定，各PE节点的内容也固定的一类NoC结构，其设计空间只是图中一矩形部分，设计余度最小；“Firm NoC”（灰色阴影空间）指其基本架构已确定，网络通道宽度与通讯节点缓存大小不确定，其他维度对设计者完全自由的一类NoC结构，设计者可以根据确定的应用实现最优的布图规划、通讯调度与任务分配算法、IP映射算法和路由交换解决方案，设计空间比较灵活；“Soft NoC”（白色立方体部分）指设计者需要根据应用来优化NoC设计空间的所有问题，设计灵活性最高，但设计难度和工作量也相应最大。

设计者根据给定的具体应用，依据应用特征图（Application Characterization Graph，APCG），在时间、成本、技术储备等约束条件下，首先按应用选择基于哪类NoC开展设计；其次在该类NoC的设计空间范围内解决相应关键问题，以探索最优的NoC实现方案。

NoC关键技术难点

NoC关键技术主要包括系统建模、拓扑结构、路由方法、交换方法、缓存策略、服务质量和映射优化等，近年来都不同程度地取得研究进展，而阻碍NoC走向大规模应用的瓶颈在于以下几方面：

存储结构问题

Memory是NoC中十分重要的组件，在现有的片上多处理器系统中，存储器占到70％的芯片面积，并且在不久的将来会上升到90％；而从能耗的角度来看，存储器所引入的功耗也可达系统功耗的90％，这对芯片的散热、封装和可靠性等都带来了严重的问题；NoC系统需要大量的存储元件，并被组织成复杂的存储子系统（memory subsystem），这个存储子系统将支持NoC的并行数据存储、传输及交换。NoC中大量的存储资源必将占用多个路由节点，且由于处理单元与存储资源之间的数据交换非常频繁，若在数据包传输路径上路由节点数目过多，会带来很大的通信延时。如何有效缩短源节点到目的节点间的距离对提高整个NoC系统性能十分关键。

再者，从通信带宽的角度，随着工艺的进步，计算访存比进一步增大，意味着基于该结构获得接近峰值性能的应用算法越少。这就引入了一系列问题，如何让众多处理器核有足够的数据可算？如何更充分地利用片上有限存储空间实现核间共享，以避免片外访存？如何充分利用有限访存带宽，尽量让访存通道优先满足处于关键路径处理器核的访问请求？最近美国Sandia国家实验室提出在多核处理器芯片上堆叠存储芯片，来解决带宽增长不足的问题，这或许是一种可行的方案。

总而言之，片上存储结构已经成为影响NoC性能的关键因素之一。

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