技术 | 如何解决PCB设计中的阻抗匹配问题

在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。

在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层（microstrip）或内层（stripline/double stripline），与参考层（电源层或地层）的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators（端接），如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。 IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 （亦可采用测量， 但限制较多），而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。

在高速PCB设计时我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI的规则？怎样设置规则？

一般EMI/EMC设计时需要同时考虑辐射（radiated）与传导（conducted）两个方面。 前者归属于频率较高的部分（》30MHz）后者则是较低频的部分（《30MHz）。 所以不能只注意高频而忽略低频的部分。 一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置 PCB迭层的安排 重要联机的走法 器件的选择等 如果这些没有事前有较佳的安排 事后解决则会事倍功半 增加成本。 例如时钟产生器的位置尽量不要靠近对外的连接器 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射 器件所推的信号之斜率（slew rate）尽量小以减低高频成分 选择去耦合（decoupling/bypass）电容时注意其频率响应是否符合需求以降低电源层噪声。 另外 注意高频信号电流之回流路径使其回路面积尽量小（也就是回路阻抗loop impedance尽量小）以减少辐射。 还可以用分割地层的方式以控制高频噪声的范围。 最后 适当的选择PCB与外壳的接地点。