0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

采用JESD204标准的高速串行接口的应用

EE techvideo 来源:EE techvideo 2019-07-05 06:19 次阅读
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

本次研讨会视频将从原始版本到现在的“B”版本简要介绍JESD204标准。此外,还将介绍与JESD204等高速串行接口相关的常见“高性能指标”。研讨会中涉及的话题也适用于使用类似高速串行接口的应用。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • ADI
    ADI
    +关注

    关注

    150

    文章

    46086

    浏览量

    270459
  • 串行接口
    +关注

    关注

    3

    文章

    504

    浏览量

    44991
收藏 人收藏
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

    评论

    相关推荐
    热点推荐

    LMK04828 超低噪声JESD204B兼容时钟抖动清除器技术手册

    LMK0482x 系列是业界性能最高的时钟调节器,支持 JEDEC JESD204B。 PLL2 的 14 个时钟输出可配置为使用器件和 SYSREF 时钟驱动 7 个 JESD204
    的头像 发表于 09-15 10:10 721次阅读
    LMK04828 超低噪声<b class='flag-5'>JESD204</b>B兼容时钟抖动清除器技术手册

    ‌LMK04828-EP 超低噪声JESD204B兼容时钟抖动清除器总结

    LMK04828-EP 器件是业界性能最高的时钟调理器,支持 JESD204B。 PLL2的14个时钟输出可配置为使用器件和SYSREF时钟驱动7个JESD204B转换器或其他逻辑器件
    的头像 发表于 09-12 16:13 761次阅读
    ‌LMK04828-EP 超低噪声<b class='flag-5'>JESD204</b>B兼容时钟抖动清除器总结

    JEDSD204B标准verilog实现-协议演进

    年发布) 发布时间 2006年(JEDEC标准JESD204) 2008年(JEDEC标准JESD204A) 2011年(JEDEC标准
    发表于 09-05 21:18

    FPGA与高速ADC接口简介

    本文介绍FPGA与高速ADC接口方式和标准以及JESD204与FPGA高速串行
    的头像 发表于 06-12 14:18 2711次阅读
    FPGA与<b class='flag-5'>高速</b>ADC<b class='flag-5'>接口</b>简介

    JESD204B生存指南

    实用JESD204B来自全球数据转换器市场份额领导 者的技术信息、提示和建议
    发表于 05-30 16:31 0次下载

    JESD204B IP核的配置与使用

    物理层的位置,一种是物理层在JESD204 IP里;另外一种是物理层在JESD204 IP外部,需要再配置JESD204 phy IP核进行使用。
    的头像 发表于 05-24 15:05 1533次阅读
    <b class='flag-5'>JESD204</b>B IP核的配置与使用

    替代HMC7044超低噪高性能时钟抖动消除器支持JESD204B

    1. 概述PC7044是一款高性能双环路的整数时钟抖动消除器,可以为具有并行或串(JESD204B型)接口高速数据转换器执行参考时钟选择和超低噪声频率的生成。 PC7044具有两个整数
    发表于 05-08 15:57

    一文详解JESD204B高速接口协议

    JESD204B是逻辑器件和高速ADC/DAC通信的一个串行接口协议,在此之前,ADC/DAC与逻辑器件交互的接口大致分为如下几种。
    的头像 发表于 04-24 15:18 4104次阅读
    一文详解<b class='flag-5'>JESD204</b>B<b class='flag-5'>高速</b><b class='flag-5'>接口</b>协议

    LTC6953具有11个输出并支持JESD204B/JESD204C协议的超低抖动、4.5GHz时钟分配器技术手册

    C subclass 1 器件时钟 / SYSREF 对以及一个通用输出,或者就是 11 个面向非 JESD204B/JESD204C 应用的通用时钟输出。每个输出都有自己的可个别编程分频器和输出驱动器。所有输出也可以采用个别的
    的头像 发表于 04-16 14:28 932次阅读
    LTC6953具有11个输出并支持<b class='flag-5'>JESD204</b>B/<b class='flag-5'>JESD204</b>C协议的超低抖动、4.5GHz时钟分配器技术手册

    AD9680 JESD204B接口的不稳定会导致较大的电流波动,怎么解决?

    AD采集芯片为AD9680-1000,时钟芯片为AD9528。当 AD 采样时钟为 500MHz 时,jesd204B (串行线速 = 5 Gbps) 稳定。但是,当 AD 采样时钟为 800MHz
    发表于 04-15 06:43

    使用jesd204b IP核时,无法完成综合,找不到jesd204_0.v

    这是我的工程结构,其中jesd204部分在一开始运行综合的时候就出错了,报错如下 * Synthesis * synth_1 * [Synth 8-6104] Input port
    发表于 03-12 22:21

    JESD204B有专用于ADC/DAC和FPGA或ASIC的接口吗?

    请问各位大侠:JESD204B专用于ADC/DAC和FPGA或ASIC的接口吗,该接口同Rapid/PCIe的物理层Serdes接口有何区别,谢谢!
    发表于 02-08 09:10

    JESD204B接口协议采用SUBCLASS1方案,在系统设计上遇到诸多问题求解决

    大家好,近来接触JESD204B接口协议,采用SUBCLASS1方案,在系统设计上遇到诸多问题。首先SYSREF和DEVICE CLK 一般有不同的电气特性,一个可能是TTL的,另一个是CML
    发表于 01-10 07:25

    JESD204B使用说明

    能力更强,布线数量更少。 本篇的内容基于jesd204b接口的ADC和FPGA的硬件板卡,通过调用jesd204b ip核来一步步在FPGA内部实现高速ADC数据采集,
    的头像 发表于 12-18 11:31 2429次阅读
    <b class='flag-5'>JESD204</b>B使用说明

    DAC38J82在没有jesd输入的情况下,能单独NCO输出吗?

    DAC38J82在没有jesd输入的情况下,能单独NCO输出吗?还是说必须先通过JESD204接口,才能输出,谢谢大家!
    发表于 12-09 07:47