新一代3D DRAM

三维 X-DRAM是三维 DRAM 技术领域的突破性进展，采用类三维 NAND 单元结构。该创新设计可依托改良型三维 NAND 工艺制造，大幅降低研发成本与技术难题。初代三维 X-DRAM 基于 1T0C 浮体单元技术。现在有两种全新的三维 X-DRAM 单元结构：1T1C 与 3T0C 单元结构。相较于初代 1T0C 设计，1T1C 结构可提升电荷保持能力，3T0C 结构则能够实现电流检测。新型单元结构集成铟镓锌氧化物（IGZO）沟道，具备更长的电荷保持时长与更低的刷新功耗。此外，该类新型结构可提供超高存储容量与数据带宽，满足现代人工智能应用的性能需求。这三类单元结构相辅相成，能够适配各大 DRAM 厂商多元化的技术发展路线，同时可兼容现有制造工艺与市场需求，具备独特的应用优势。

由于在 10 纳米工艺节点以下缩小电容面临诸多技术难题，动态随机存取存储器（DRAM）的制程缩减已陷入关键瓶颈。尽管目前研发成熟的 DRAM 三维制造工艺存在巨大技术挑战，但一体式三维 DRAM 阵列的研发需求已迫在眉睫。为攻克这些技术难题，我们研发出一种创新的存储单元结构 —— 三维 X-DRAM，这是全球首款基于浮置单元（FBC）技术打造的类三维闪存（3D NAND）架构 DRAM。该存储单元采用环形结构设计，可依托改良型三维闪存工艺实现量产，能够堆叠数百层存储单元，实现 128吉比特以上的存储容量。

为适配市场商业化应用需求，NEO半导体在颠覆性的三维 X-DRAM 技术基础上，拓展完善了全系列产品体系。鉴于主流 DRAM 厂商均以传统单晶体管单电容（1T1C）单元结构研发三维 DRAM，公司针对性研发了三维 X-DRAM 的 1T1C 改良版本。该新型架构保留了类三维闪存的核心结构，既能兼容先进的半导体制造工艺，又可与现有 DRAM 技术发展路线无缝衔接。


图 1 展示了基于三维 X-DRAM 存储单元设计的基础三维阵列结构。

该阵列由多条字线层与垂直位线构成，字线层与位线之间排布有 DRAM 存储单元，且存储单元与位线并联连接，可实现高速随机存取。这种环形存储单元结构能够适配类三维闪存的 “穿孔 — 填充” 工艺进行制造。该技术可同步完成所有层的存储单元制备，有效提升存储密度并降低生产成本。

1T1C 单元的工作过程（图9）：(a) 为读写状态。选中的字线施加电源电压，使沟道导通，电荷可在位线与电容之间传输。(b) 为存储状态。字线施加负电压，使沟道关断。电容极板施加的电源电压可稳定储存电容内的电荷，维持数据存储。(c) 为单元选通状态。该结构中，偶数字线（字线 2、字线 4）与译码电路相连，奇数字线施加负电压，使对应沟道保持关断状态。由于每条偶数字线由相邻两个单元共用，数据可依托两个单元共同存储。该结构能够有效扩大电容存储容量，同时省去单元间的隔离层，大幅简化制造工艺。

该结构的另一优势在于，施加负电压的字线可有效隔离相邻层的存储单元，抑制字线耦合效应，解决动态随机存储器中常见的 “行扰动” 问题，避免因该问题引发的数据位翻转与数据损坏故障。

3D X-DRAM 系列

3D X-DRAM 技术已发展为包含三种不同单元结构的系列产品，分别为 1T0C、1T1C 以及 3T0C。此类单元设计经过针对性优化，可满足各类 DRAM 产品的技术要求，同时适配不同应用方案对应的多样化市场需求。图 20 展示了三种 3D X-DRAM 存储单元的对比概览。



・1T1C 存储单元：该类单元兼容主流动态随机存取存储器（DRAM）技术，可无缝融入现有三维动态随机存取存储器（3D DRAM）发展规划。

・1T1C 与 3T0C 存储单元：两类单元均采用铟镓锌氧化物（IGZO）沟道，凭借铟镓锌氧化物极低的关断漏电流特性，大幅延长数据保存时长。

・1T0C 与 3T0C 存储单元：搭载电流感应机制，不仅适用于动态随机存取存储器应用场景，还能满足新兴的存算一体与人工智能（AI）领域的应用需求。

3D X-DRAM 1T0C（一个晶体管，零电容器）该单元采用浮体来存储表示数据的电孔。浮体中的孔调制单元的阈值电压，并在读取操作期间实现电流感应，使其非常适合 DRAM 和内存计算（IMC）。



新的 1T1C 设计去除了顶部字线层以揭示单元的内部结构。这种单元巧妙地将一个晶体管和一个电容器集成到紧凑的单元结构中。晶体管沟道由薄的氧化物基半导体层组成，如 IGZO（铟镓锌氧化物）。IGZO 以其极低的过流而闻名，可以增强单元保持时间，或者单元也可以使用硅或多晶硅作为沟道材料。


3D X-DRAM 单元技术的另一种变体，称为 3T0C（三个晶体管，零电容），这种创新单元结合了两个 IGZO 层以增强性能，第一 IGZO 层耦合到字线层以形成第一沟道，其源极连接到金属栅极，字线可以激活第一沟道以在金属栅极中存储电子。



当存储的数据为 1（对应电压 VDD）时，金属栅极会激活由第二层 IGZO 层构成的第二沟道，使电流能够在位线与源极线之间流动；当数据为 0（对应电压 0V）时，金属栅极会关闭第二沟道，阻止电流流通。读取字线（Read Word Line）则负责激活第三沟道，从而实现数据读取操作。

由于 3T0C 单元采用电流感应的工作机制，其在数据处理速度和功耗管理方面具备显著优势，因此特别适合内存计算（In-Memory Computing） 和人工智能（AI） 这类对高速数据处理能力与高效能耗控制有极高要求的应用场景。

存储密度对比

三维 XDRAM 单晶体管单电容（1T1C）单元与传统二维 DRAM 之间的密度对比。三维 X-DRAM 通过增加堆叠层数来实现更高的存储密度，而二维 DRAM 则依靠缩小单元尺寸来提升密度。据公开评估数据显示，0a 工艺节点下的二维 DRAM 存储密度可达 48 吉比特。

相比之下，三维 X-DRAM 的 1T1C 单元存储密度可达 64 吉比特至 512 吉比特，对应堆叠层数为 64 层至 512 层。该技术突破了二维 DRAM 的尺寸缩小限制，持续拓展存储密度的发展路线，使三维 XDRAM 成为高存储密度应用场景下极具竞争力的替代方案。

带宽对比

除提升存储密度外，三维 X-DRAM 技术还能显著提升高带宽存储器（HBM）的总线宽度。图 19 展示了采用三维 X-DRAM 1T1C 架构的高带宽存储器与传统高带宽存储器之间的总线宽度对比。受硅通孔（TSV）技术限制，目前的 HBM3E 仅支持 1K 位总线宽度，行业预测，到 2026 年，HBM4 将把总线宽度提升至 2K 位。

相比之下，三维 X-DRAM 独特的阵列结构无需依赖硅通孔技术，可兼容混合键合工艺，能够将总线宽度从 4K 位进一步拓展至 32K 位，带宽提升幅度最高可达 16 倍，同时大幅降低功耗与热量产生，为人工智能领域应用带来颠覆性变革。

制造工艺

制造工艺 3D X-DRAM 可以使用 3D NAND 样工艺制造，只需修改以适应 IGZO 和电容器形成。图 12 突出显示了制造 1T1C 的关键步骤：

1. 交替沉积多个导电层，如重掺杂多晶硅和牺牲层。2. 在导体层上进行湿法蚀刻以创建凹陷。3. 依次沉积介电层，然后是 IGZO 层。可以应用氧退火工艺来调整 IGZO 的电性能。4. 用绝缘体填充凹陷。5. 改革垂直位线孔并沉积金属以填充位线孔。6. 去除牺牲sacrificial层，然后在空间的侧壁上沉积介电层。随后，沉积金属以填充这些空间并形成字线层，完成 1T1C 单元结构。


该工艺提供了几个优点：1. 它只需要一个位线孔掩模，确保所有工艺步骤完全自对准。这消除了掩模之间的错位问题，这对于 3D 阵列尤为关键。因此，该设计显著提高了工艺良率，并实现了 300 多层的堆叠。2. 它同时处理所有层的单元，不同于依赖逐层方法的解决方案。这显着降低了制造成本。3. 该工艺利用了成熟的 3D NAND 技术，确保了更快的开发周期和更大的可扩展性。