芯片制造中解耦等离子体氮化工艺流程

文章来源：半导体与物理

原文作者：jjfly686

本文介绍了芯片制造中的等离子氮化工艺 。

在5纳米以下的芯片制程中，晶体管栅极介质层的厚度已缩至1纳米以下（约5个原子层）。此时，传统二氧化硅（SiO₂）如同漏水的薄纱，电子隧穿导致的漏电功耗可占总功耗的40%。

而解耦等离子体氮化（DPN）技术通过向氧化层精准注入氮原子，构建出一道“纳米防盗网”，既堵住了电子泄漏的通道，又为芯片性能开辟新径。

一、什么是DPN？

DPN（Decoupled Plasma Nitridation，解耦等离子体氮化）是一种低温等离子体表面处理技术，核心原理是将氮原子以可控方式注入栅极氧化层，形成富氮界面。与传统热氮化不同，DPN的“解耦”特性体现在：

能量解耦：等离子体能量独立控制（通常100-500W），避免高能粒子损伤硅衬底。

空间解耦：通过磁场约束等离子体，使氮原子主要富集在氧化层上表面而非硅/氧化物界面，保护载流子迁移率。

关键技术指标：

氮浓度：精准控制在5-10原子百分比（超过15%会引发界面缺陷）。

厚度极限：可实现≤10埃（1纳米）的超薄膜处理，是5nm以下节点的必备工艺。

二、DPN工艺流程

以28nm HKMG（高k金属栅）工艺为例，DPN的关键步骤如下：

氧化层生长

在硅衬底上ISSG生长一层较薄二氧化硅层，作为氮化基底。

等离子体氮化

气体环境：通入N₂/HN3（主气体）、Ar（稀释气体），压力35-70 mTorr。等离子激活：射频电源（200-600W）电离气体，生成高活性氮离子（N⁺）。氮渗透：氮离子穿透SiO₂表层，在距上表面0.5 nm内形成富氮区。

氮化后退火（PNA）

在同一真空腔体内快速退火（600-800℃），驱动氮原子均匀扩散，修复晶格损伤，并下降界面态的密度。

三、DPN在栅极氮化中的四大作用

1.提高介电常数（k值）：氮原子替换SiO₂中的氧原子后，形成Si-N键（极性高于Si-O键），使k值从3.9提升至4.5-7.0。同等电容下，物理厚度可增加20%，直接抑制量子隧穿效应。

2.抑制栅极漏电流：在1 nm氧化层中，DPN掺氮使漏电流从1000 A/cm²降至10 A/cm²（降低99%）。原理在于氮原子抬高了SiO₂的导带能垒，电子需更高能量才能隧穿。

3.阻挡掺杂剂扩散：PMOS栅极的硼原子易穿透SiO₂导致阈值电压漂移。氮化层如同“原子滤网”，使硼扩散系数降低10³倍，保障器件长期稳定性。

4.优化界面态：通过控制氮峰值位置（距界面>0.3 nm），避免氮原子破坏硅悬挂键，保持电子迁移率较大。

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