AD9866 12位宽带调制解调器混合信号前端技术手册

概述
AD9866是一款混合信号前端(MxFE ) IC，适合要求发射和接收路径功能的收发器应用，数据速率最高可达80 MSPS。灵活的数字接口、省电模式和发射-接收高隔离度，使该器件特别适合半双工和全双工应用。该数字接口极为灵活，可与支持半双工或全双工数据传输的数字后端实现简单接口，因此AD9866经常用来取代分立式ADC和DAC解决方案。省电模式能够降低个别功能模块的功耗，或者在半双工应用中关断未使用的模块。串行端口接口(SPI)允许对许多功能模块进行软件编程。片内PLL时钟乘法器和频率合成器提供所有需要的内部时钟，以及单晶振或时钟源的外部时钟。
数据表：*附件：AD9866 12位宽带调制解调器混合信号前端技术手册.pdf

发射信号路径由可旁路2×/4×低通插值滤波器、12位TxDAC ^®^ 和线路驱动器组成。在输入数据速率为80 MSPS时，发射路径信号带宽可以高达34 MHz。TxDAC提供差分电流输出，可将该输出直接导引至外部负载，或导引至内部低失真电流放大器。电流放大器(IAMP)可以配置为电流或电压模式线路驱动器（采用两个外部NPN晶体管），能够提供23 dBm以上的峰值信号功率。发射功率可以进行数字控制，范围为19.5 dB，步进为0.5 dB。

接收路径由可编程放大器(RxPGA)、可调谐低通滤波器(LPF)和12位ADC组成。低噪声RxPGA具有−12 dB至+48 dB的可编程增益范围，步进为1 dB；对于30 dB以上的增益设置，其折合到输入端的噪声低于3.3 nV/√Hz。接收路径LPF截止频率可以在15 MHz至35 MHz范围内设置，或者简单地予以旁路。12位ADC可以在5 MSPS至80 MSPS范围内实现出色的动态性能。RxPGA和ADC均能提供可调整的功耗，以实现功耗/性能优化。AD9866可以为许多宽带调制解调器提供高度集成的解决方案。它采用节省空间的64引脚芯片级封装，额定温度范围为−40°C至+85°C商用温度范围。

应用

• 电力线网络
• VDSL和HPNA
• 有线通信

特性

• 低成本3.3 V CMOS MxFETM，适合宽带调制解调器
• 12位数模转换器
  2×/4×插值滤波器
  200 MSPS DAC更新速率
• 集成23 dBm线路驱动器，具有19.5 dB增益控制范围
• 12位、80 MSPS模数转换器
• -12 dB至+48 dB低噪声RxPGA(<2.5 nV/√Hz)
• 三阶可编程低通滤波器
• 灵活的数字数据路径接口
  -半双工和全双工操作
  -向后兼容AD9975和AD9876
• 多种关断/省电模式
• 内部时钟乘法器(PLL)
• 两路辅助可编程时钟输出
• 提供64引脚芯片级封装或裸片

框图

引脚配置描述

典型性能特征

数字接口

数字接口端口可配置为半双工或全双工模式，分别通过将MODE引脚置低或高来实现。在半双工模式下，发射路径（Tx）和接收路径（Rx）共享一个10位双向总线，称为ADIO端口。在全双工模式下，数字接口被划分为两个6位端口，分别为Tx[5:0]和Rx[5:0]，用于同时进行Tx和Rx操作。在这种模式下，数据在AD9865 ASIC与外部器件之间传输。AD9865还具备灵活的数字接口，可通过6位PGA端口更新RPGA和TxPGA增益寄存器，实现快速更新；也可通过SPI端口进行较慢的更新。更多信息请参阅RPGA控制部分。

半双工模式

当MODE引脚置低时，半双工模式按以下方式运行。双向ADIO端口通常在Tx数据路径和Rx数据路径之间交替使用。数字接口由AD9865 ASIC控制，通过使能ADIO端口的输入锁存器和控制输出驱动器来实现。此外，还使用两个控制信号，即来自DSP（或数字ASIC）的TXEN和RXEN。同时，也会用到两个时钟信号：TXCLK用于锁存Tx输出数据，RXCLK用于锁存Rx输入数据。通过将TXEN和RXEN设置为低电平（默认设置），可禁用ADIO端口，使其能够与共享总线进行交互。

在内部，ADIO端口由一个输入锁存器和一个三态输出缓冲器组成，用于将Tx路径与Rx路径并行连接。输入锁存器：RXEN用于将三态输出设置为一个五样本深度的FIFO。输入样本在内部ADC时钟（ADCLK）和外部采样时钟（TXCKS）之间进行对齐。当TXEN引脚为高电平，且TXCLK引脚上有时钟信号时，ADIO总线会将Tx数据字传输到Tx路径，如图49所示。

ADIO端口之后的Tx插值滤波器可以通过将RXEN引脚置低来与TXCLK解耦。这样，在TXEN为高电平的情况下，插值滤波器会在33个时钟周期内对数据进行滤波，然后在TXCLK上重新同步。

当RXEN引脚为高电平，且RXCLK引脚上有时钟信号时，输出将来自接收路径，并驱动ADIO总线。当输出缓冲器使能时，有效数据将在RXCLK的六个时钟周期延迟后从内部FIFO中输出。

如果在此期间TXEN为高电平且TXCLK存在，ADIO将变为三态。一旦RXEN引脚变回低电平，ADIO也将变为三态。图50展示了接收路径输出时序。

为了增加数字接口端口的灵活性，SPI寄存器中提供了多个编程选项。这些选项列于表14中。默认情况下，Tx和Rx数据格式为直接二进制，但可更改为补码、偏移二进制或格雷码。默认的TXEN和RXEN设置为高电平有效，但可将其设置为相反极性，以便它们共享同一控制端。在这种情况下，ADIO端口仍可被置于共享总线上，其输入锁存器可通过SPI寄存器控制信号进行使能和禁用，输出驱动器也可独立调整。接收时钟可通过选择时钟的上升沿或下降沿来验证/采样接收路径数据。最后，对于低数据速率应用，可降低输出驱动器的强度。

表14列出了半双工接口的SPI寄存器。

半双工接口可配置为从设备或主设备与数字ASIC通信。图51展示了从设备配置示例。在此示例中，AD9866接收DAC和ADC所需的所有时钟和控制信号，这些信号由数字ASIC提供。由于采样时钟是从OSCIN信号衍生而来的，因此TXCLK和RXCLK信号必须与OSCIN信号频率相同。OSCIN信号的相位关系与TXCLK、RXCLK和OSCIN信号相关。如果数字ASIC无法提供较低频率的时钟源，AD9866可使用其内部时钟为DAC和ADC生成时钟，并通过CLKOUT1或CLKOUT2将所需的时钟信号传输给数字ASIC。