AD6673 80MHZ带宽双通道中频接收机技术手册

概述
AD6673是一款11位、250 MSPS、双通道中频(IF)接收机，专门针对要求高动态范围性能、低功耗和小尺寸的电信应用中支持多天线系统而设计。

该器件包括两个高性能模数转换器(ADC)和噪声整形再量化器(NSR)数字模块。每个ADC由多级、差分流水线架构组成，并集成了输出纠错逻辑，每个ADC差分流水线的第一级包含一个宽带宽开关电容采样网络。集成基准电压源可简化设计。占空比稳定器(DCS)补偿ADC时钟占空比的波动，使转换器保持出色的性能。
数据表：*附件：AD6673 80MHZ带宽双通道中频接收机技术手册.pdf

各ADC的输出内部连接到NSR模块。集成NSR电路能够提高奈奎斯特带宽内较小频段的信噪比(SNR)性能。该器件支持两种不同的输出模式，可通过SPI选择。如果使能NSR特性，则在处理ADC的输出时，AD6673可以在有限的部分奈奎斯特带宽内实现更高的SNR性能，同时保持11位输出分辨率。

可以对NSR模块进行编程，以提供采样时钟22%或33%的带宽。例如，当采样时钟速率为250 MSPS时，在22%模式下，AD6673可以在55 MHz带宽内实现最高76.3 dBFS的SNR；在33%模式下，它可以在82 MHz带宽内实现最高73.5 dBFS的SNR。

禁用NSR模块时，ADC数据直接以11位的分辨率提供给输出端。这种工作模式下，AD6673能够在整个奈奎斯特带宽内实现最高65.9 dBFS的SNR。因此，AD6673可以用于电信应用，例如要求更宽带宽的数字预失真观测路径。

默认情况下，ADC输出数据可以直接路由至两个外部JESD204B串行输出通道，这些输出设置为电流模式逻辑(CML)电平。支持两种模式，使得输出编码数据可通过一个或两个通道发送（L = 1；F = 4或L = 2；F = 2）。单通道操作支持最高125 MSPS的转换器速率。器件提供同步输入控制（SYNCINB±和SYSREF±）。

产品特色

1. 可配置JESD204B输出模块集成锁相环(PLL)，支持每通道最高5 Gbps的采样速率（最多两个通道）。
2. 中频接收机包括两个11位250 MSPS ADC，ADC具有可编程的噪声整形再量化器(NSR)功能，当带宽降低至采样速率的22%或33%时，它能提高信噪比。
3. 支持可选RF时钟输入以简化系统板设计。
4. 取得专利的差分输入在最高至400 MHz的输入频率下仍保持出色的信噪比(SNR)性能。
5. 片内1至8整数输入时钟分频器和SYNC输入支持多器件同步。
6. 采用1.8 V单电源供电。
7. 标准串行端口接口(SPI)支持各种产品特性和功能，例如：控制时钟DCS、关断模式、测试模式、 基准电压模式、超量程快速检测以及串行输出配置等。

应用

• 分集无线电系统
• 多模式数字接收机(3G)
  TD-SCDMA、 WiMax、 WCDMA、 CDMA2000、 GSM、 EDGE、 LTE
• DOCSIS 3.0 CMTS上游接收路径
• HFC数字反向路径接收器
• I/Q解调系统s
• 智能天线系统
• 电子测试与测量设备
• 雷达接收机
• COMSEC无线电架构
• IED检测/干扰系统
• 通用软件无线电
• 宽带数据应用
  特性
• JESD204B Subclass 0或Subclass 1编码串行数字输出
• 信噪比(SNR)：71.9 dBFS（185 MHz AIN，250 MSPS，NSR设为33%）
• 无杂散动态范围(SFDR)：88 dBc（185 MHz AIN，250 MSPS）
• 总功耗：
  707 mW (250 MSPS)
• 1.8 V电源电压
• 1至8整数输入时钟分频器
• 采样速率最高达250 MSPS
• 中频采样频率最高达400 MHz
• 模数转换器(ADC)内置基准电压源

框图

时序图

引脚配置描述

典型性能特征

等效电路

工作原理

概述

AD6673有两个模拟输入通道和两个JESD204B输出通道。信号在呈现于输出端口之前，会经过几个处理阶段。

双ADC设计可用于处理多种载波信号，其中ADC可在同一接收链中独立运行，也可用于不同的接收链，使用不同的天线。该器件的采样频率范围为直流至300 MHz，可运用适当的低通或带通滤波器，以最小的ADC性能损失对400 MHz的模拟输入进行滤波处理。在400 MHz下运行会导致ADC噪声和失真增加。

它具备同步功能，可实现多个器件之间的定时同步。通过一个三线制、SPI兼容的串行接口对AD6673进行编程控制。

ADC架构

AD6673架构由双前端采样保持电路组成，其后连接流水线ADC。每个阶段的11位量化输出先进行逻辑合并，再得到11位结果，该结果会通过NSR模块进行处理，之后再送入数字处理逻辑。

流水线架构使第一级能够基于新的输入样本运行，并让其余各级对前一个样本进行处理，在时钟上升沿进行采样。每一级采样都通过一个低分辨率闪存ADC连接到一个开关电容放大器（MDAC）。MDAC与一个积分器/解析器配合，重建DAC输出，并将闪存输入反馈到下一级流水线，用于校正闪存误差。最后一级仅由一个闪存ADC组成。

每个通道的输入级包含一个差分采样电路，可实现交流耦合或单端模式。输出数据锁存模块会阻塞数据、校正误差，并将数据输出到外部缓冲器。输出缓冲器由独立电源供电，使数字输出能够与模拟内核隔离。

AD6673的数字中频接收器可同时处理两个通道，适用于需要动态接收和数字下变频的软件无线电和通信系统。双中频接收器设计可用于处理同一载波上的不同接收信号，也可使用不同的天线处理不同的载波信号。用户还可以在直流至300 MHz的频率范围内对输入进行带通滤波，以最小的性能损失对400 MHz的模拟输入进行滤波。

不过，这样做会增加ADC的噪声和失真。它还提供同步功能，支持多个器件通过SPI兼容的三线制串行接口进行同步。

模拟输入注意事项

AD6673的模拟输入采用差分开关电容电路，针对差分输入信号处理进行了优化。

采样电容有两种模式：采样模式和保持模式（见图27）。处于采样模式时，需在一个时钟周期内完成对采样电容的充电以及设置。一个小的等值串联电阻有助于降低驱动源输出级的峰值电流。可在输入两端并联一个旁路电容，为动态充电电流提供通路。这种无源网络会在ADC输入处形成一个低通滤波器，因此，具体数值取决于应用场景。

在中频欠采样应用中，降低采样电容上的阻抗可减少驱动源的负载，从而限制ADC的输入带宽。关于并联电容的更多信息，请参考《AN - 827应用笔记：射频/中频放大器接口的电阻性方法》以及Analog Dialogue文章《变压器耦合前端与宽带A/D转换器》。

为实现最佳动态性能，需匹配驱动VIN+和VIN - 的源阻抗，并使输入差分平衡。