DSP通用并行端口uPP技术详解

uPP是具有专用数据线和最小控制信号的并行接口，时钟同步传输接口，支持单倍数据速率和双倍数据速率传输。设计用于与8bit数据位宽的高速ADC、DAC或者FPGA进行连接。

uPP内置独立DMA控制器，保证数据传输期间最小化CPU开销。DMA控制器有两个DMA通道，支持数据交错模式。同时uPP内部连接专用数据RAM（发送和接收各一个），每个大小512B。

功能框图

图1 uPP功能框图

传输模式

数据通道编号遵循：

•I/O通道标记为 “ I/O”

•DMA通道标记为 “通道 I” 和 “通道Q”

图2说明了在SDR模式下或DDR模式下接收的数据流。只使用一个DMA通道（通道I）。

图2 在SDR模式下或DDR模式下接收

图3说明了在SDR模式下或DDR模式下发送的数据流。只使用一个DMA通道（通道I）。

图3 在SDR模式下或DDR模式下发送

图4说明了在DDR交错模式下接收的数据流。使用两个DMA通道（通道I和通道Q）。SDR交错模式在接收模式下不可用。

图4 在DDR交错模式下接收

图5说明了在SDR交错模式下和DDR交错模式下发送的数据流。使用两个DMA通道（通道I和通道Q）。

图5 在SDR交错模式或DDR交错模式下发送

DMA控制器描述

每个DMA通道需要配置四个参数：窗口地址，字节计数，行计数和行偏移地址。

窗口地址：uPP数据存储器中的第一个字节的位置。uPP工作在接收模式时，DMA通道从I/O端口接收输入数据写入该地址。uPP工作在发送模式时，DMA通道从该地址开始读取数据并将数据发送到I/O端口。窗口地址64bit边界对齐（地址低三位为0）。

字节计数：每行的字节数。字节计数为偶数。

行计数：每个窗口的行数。传输的字节总数等于字节计数X行计数。

行偏移地址：连续行中第一个字节间的偏移地址。64bit对齐。

图6显示了典型的DMA窗口定义。

图6 DMA窗口和存储结构

其中行偏移地址=字节计数。读取数据是存储器中的大小等于行计数X字节计数的连续数据块。

行偏移地址=0，说明数据由单行组成。发送模式下，DMA通道连续发送该行。接收模式下，DMA通道重复写入该行存储空间。

如果DMA通道被初始化并且空闲时，DMA通道I和通道Q的配置参数可以直接写入相应描述寄存器中，DMA传输立即开始。同时每个DMA通道允许第二次配置在当前DMA传输仍在运行时排队。每个DMA通道最多支持有一个传输进行和一个排队，这可以保证传输在边界上连续。但是DMA不支持自动重新写入。DMA控制器总是以64字节对存储器进行突发读写。

协议描述

接口信号说明

信号	说明
CLK	发送或接收时钟 发送模式下输出 接收模式下输入
START	每行（帧）的第一个数据字 发送模式下输出 接收模式下输入 极性可编程 接收端选用信号，如果不使用，接收端可忽略
ENABLE	数据有效信号 发送模式下输出 接收模式下输入 极性可编程 接收端选用信号，如果不使用，接收端可忽略
WAIT	表示接收端没有准备好接收数据。uPP在等待信号为高后的下一个时钟周期停止发送数据 发送模式下输入 接收模式下输出 极性可编程 WAIT信号需要接收端置位一个完整时钟周期 发送端选用信号，如果不使用，发送端可忽略
DATA[7:0]	数据信号

信号时序图

下图中，标记（i）表示信号为输入，标记（o）表示信号为输出。时序图中所有信号默认极性。

图7 uPP在SDR模式下接收

图8 uPP在SDR模式下发送

图9 uPP在SDR交错模式下发送

uPP在SDR交错模式发送时，来自DMA通道I的每个数据字的START信号都有效。

图10 uPP在DDR交错模式下接收

图11 uPP在DDR交错模式下发送

图12 uPP在DDR模式下接收

图13 uPP在DDR模式下发送

初始化和操作

下面是初始化和配置uPP外设的分步说明。上电复位后：

1.配置管脚（如果有复用）

2.使能时钟，配置时钟分频

3.进行外设复位

4.配置DMA通道控制，包括传输模式，传输方向，交错模式和传输阈值

5.配置接口信号，控制信号使能，控制信号极性和数据信号空闲状态

6.开启中断使能

7.使能uPP外设

8.配置通道参数，开始DMA传输

9.中断事件查看与中断处理