CMOS 2.0：摩尔定律的新篇章

互补金属氧化物半导体（CMOS）是支持几十年来小型晶体管和更快速计算机的硅逻辑技术，该技术正在进入一个新阶段。

CMOS使用了两种成对的晶体管来限制电路的功耗。在“CMOS 2.0”这一新阶段，虽然这一部分不会改变，但处理器和其他复杂CMOS芯片的制造方式将会发生变化。

CMOS技术，作为微处理器制造的核心技术，自20世纪60年代以来一直在推动着电子产业的发展。然而，随着技术的不断进步，CMOS的缩小化策略开始面临挑战。传统的通过缩小晶体管和互连以提高性能的方法，虽然在过去六七十年中效果显著，但现在已经开始失效。

多年来，为了增强片上系统的复杂性，业界在同一块硅片上集成了越来越多的运算单元。这种方法之所以有效，是因为在硅片上移动数据的效率远高于将数据从计算机中的一块芯片移动到另一块芯片。然而，随着CMOS技术的持续缩小，人们发现，仅仅通过缩小晶体管和互连，已经难以使整个片上系统变得更好。例如，静态随机存储器（SRAM）的缩小速度已经远不如逻辑电路。

面对这一挑战，业界开始探索新的解决方案。人们逐渐认识到，摩尔定律的目标并非仅仅是实现更小的晶体管和互连，而是要在单位面积上实现更多的功能。因此，一种名为“智能分解”或“系统技术协同优化”的新方法应运而生。这种方法的核心思想是将不同的功能，如逻辑和SRAM，分解到不同的芯粒上，并使用最适合这些功能的技术来构建它们。然后，通过先进的3D封装技术，将这些芯粒重新整合在一起。这种方法能够实现不同功能之间的通信效率，与将所有功能集成在同一块基板上相竞争。

这就是CMOS 2.0的概念。在CMOS 2.0中，业界进一步推动了智能分解的理念，对功能进行了更细粒度的分解，并堆叠了更多的芯片。其中一个重要的创新是背面功率传输网络。在现有的芯片设计中，所有的数据传输和功率传输互连都位于硅片的正面（晶体管上方）。然而，在CMOS 2.0中，业界将功率传输互连移动到硅片的背面，从而创造了一个由有源晶体管层夹在两个不同功能的互连堆叠之间的结构。这种方法允许业界为每种功能选择最适合它的技术，并实现了更高的集成度和更好的性能。

在CMOS 2.0中，晶体管和互连的缩小仍然是必要的。然而，由于已经消除了之前面临的一些限制，因此可以让每一层更好地结合其最适合的技术来扩展。这预示着未来的电子产业将迎来一个迷人的时代，CMOS技术将继续在推动电子产业的发展中发挥重要作用。