PCIe Tx/Rx 物理层信号完整性测试方法详解-电子发烧友网

PCI Express (PCIe) 是一种高性能通用 I/O 互连协议，广泛用于各种计算产品和通信产品。由于时延低、带宽明显要更高，因此业界正在融合到 PCIe，作为高速串行总线标准。PCIe在NVM Express SSD应用中尤其流行。

PCIe 既有串行通信接口，又有存储接口，这一点与 SAS 和 SATA 不同，因此实现了额外的行业扩充能力。PCIe 在跟复合 (系统/主机) 与端点 (插件) 之间基于点到点总线拓扑，支持全双工通信。这些规范是由 PCI-SIG 开发和维护的，这是一家由 900 多家公司组成的协会。

PCIe 物理层包括

差分低压100MHz基准时钟

可以扩充通路宽度：x1, x2, x4, x8, x12, x16, x32

可以扩充速度：2.5GT/s(Gen1), 5GT/s(Gen2), 8GT/s(Gen3), 16GT/s (Gen4)

在一致性测试中使用不同的连接器，如CEM、U.2(SFF-8639)、M.2或直接焊接到PCB

ChrentPCI Express 它用在哪里？

PCIe 是数据中心和客户端应用中使用的主要的新兴高性能存储和串行总线。PCIe 在外设之间实现了数据通信。

数据中心应用和客户端应用都有一个核心处理器，为主机系统上的架构提供原始处理能力。这两种应用还必须接口各种外设器件，如 SATA 驱动器、 USB 设备等。在跟复合主机与端点器件之间，通常有许多路长损耗通道和连接器，带来了噪声、串扰、定时不规则特点和其他损伤。因此，客户端和数据中心侧的 PCIe 器件必须能够可靠地演示 PCI 规定的一致性，补偿损伤，与 PCIe 器件互操作。

ChrentPCIe Gen4 最新进展

由于业界需要提高数据吞吐量和带宽吞吐量，因此 PCIe 数据速率必须提高，以跟上需求发展步伐。所以 Gen4 中最大的变化之一，是数据速率提高了 2 倍，从 Gen3 的 8GT/s 提高到 Gen4 的 16GT/s。

下面列明了最新Gen4标准的主要增强功能

16GT/s, 使用加扰 , 与 8GT/s 相同 , 编码与Gen3相比无变化 (128b/130b)

对加压的Rx眼图参数，RJ (随机性抖动) 从3ps (PCIe3)下降到~1ps (PCIe4)

Gen4连接器向下兼容Gen1/2/3

与行为Rx EQ数据速率有关

限定通道：对更长的通道和/或第二个连接器，要求使用中继器 (再驱动器和再定时器)

测试通道大约长12”，总损耗-28dB

在同一个器件上同时测试Gen3和Gen4时，被测试的各个预置值数量将翻一倍，总计22个。Gen3 有11个预置值(P0~P10)，Gen4有11个预置值 (P0~P10)

新的SRIS独立RefClk模式-SRNS-单独的独立RefClk，没有SSC结构-SRIS-单独的独立RefClk，采用SSC结构

新的Rx通路裕量功能测量通道最后的眼高 (EH)/ 眼宽 (EW) 裕量

Gen4的最小眼高已经下降到15mVpp

Gen4 CEM规范发布了rev 0.5

ChrentPCIe Refclk 结构

为了方便发射器件和接收器件可靠地传输数据，PCI-SIG 对基准时钟提出了非常严格的要求。标准规定使用 100 MHz 时钟 (Refclk)，发射器件和接收器件上的频率稳定性大于 ±300 ppm，并支持三种不同的时钟结构，同时协调根复合芯片和端点芯片。

在传统上，PCIe 一直采用公共时钟结构，跟复合和芯片可以偏离相同的时钟配置，而不是以不同的间隔运行，后者测试起来更具有挑战性。公共时钟是一种更加精确的结构，但整合到系统中的灵活性较差。通过采用 Gen4 标准，系统可望更多地采用分开 / 独立的时钟结构。时钟稳定性必不可少，以支持三种不同的时钟输入结构。

ChrentPCI Express 外形

Chrent一致性测试预置值

为通过一致性测试，实现互操作，每台器件都要求进行 PCI-SIG 认证，它基于一个预置值或发射机均衡设置列表，从每秒 2.5 Gb/s 的低数据速率直到最新的 16 Gb/s 的高数据速率。这些预置值用来均衡通道损耗，优化链路上的信号完整性。每个预置值都是主机应用到端点的下冲和去加重的具体组合。

下表详细列出了 Gen3 和 Gen4 的 11 种预置值。DUT 必须支持所有预置值。为降低测试时间，提高自动化速度，建议使用 100MHz 时钟突发，作为一致性测试夹具的输入，在这些预置值之间快速切换。如果您可以使用 100MHz 脉冲拨码开关自动执行预置测试，那么您可以节约宝贵的测试时间，因为您可以自动采集和分析各个指标，如抖动、电压和定时。

下面预置值同时适用发射机测试和接收机测试。