英特尔、三星和台积电公布下一代晶体管进展

既然三大先进芯片制造商都已经展示了 CFETS（complementary field-effect transistors：互补场效应晶体管），那么晶体管密度几乎翻倍的未来处理器的愿景已开始成形。CFET 是一种单一结构，堆叠了 CMOS 逻辑所需的两种类型的晶体管。在本周于旧金山举行的 IEEE 国际电子器件会议上，英特尔、三星和台积电展示了他们在晶体管的下一代发展方面取得的进展。

芯片公司正在从 2011 年以来使用的 FinFET 器件结构过渡到纳米片或全栅晶体管。这些名称反映了晶体管的基本结构：在 FinFET 中，栅极控制流过垂直硅鳍的电流；在纳米片器件中，该鳍被切割成一组带（ribbons），每个带都被栅极包围。CFET 本质上采用较高的ribbons堆叠，其中一半用于一个器件，一半用于另一个器件。正如英特尔工程师之前所说，该设备在单个集成流程中构建了两种类型的晶体管（nFET 和 pFET）。

CFET 的想法（其中 n 型和 p 型晶体管垂直单片堆叠）由 IMEC 研究机构于 2018 年提出。此后，大量研究论文充实了该提案，但这些论文来自 IMEC 和学术研究人员，而不是商业组织的研发团队。

不过，专家估计 CFET 将于七到十年后投入商业应用，但在准备就绪之前仍有大量工作要做。

英特尔的inverter

英特尔是三者中最早演示 CFET 的，早在 2020 年就在 IEDM 上推出了早期版本。这一次，英特尔报告了围绕 CFET 制造的最简单电路（inverter）的多项改进。CMOS inverter 将相同的输入电压发送到堆栈中两个器件的栅极，并产生与输入逻辑相反的输出。

英特尔组件研究小组首席工程师 Marko Radosavljevic 在会议前对记者表示：“inverter 是在单个鳍片上完成的。” 他说，“在最大缩放比例下，它将是普通 CMOS 逆变器尺寸的 50%”。

问题在于，将两个晶体管堆栈挤入inverter 电路所需的所有互连会削弱面积优势。为了保持紧张，英特尔试图消除连接堆叠设备时涉及的一些拥塞。在当今的晶体管中，所有连接都来自设备本身之上。但今年晚些时候，英特尔正在部署一种称为背面供电的技术，该技术允许在硅表面上方和下方存在互连。使用该技术从下面而不是从上面接触底部晶体管显着简化了电路。由此产生的inverter具有 60 纳米的密度质量，称为接触多晶间距（CPP，本质上是从一个晶体管栅极到下一个晶体管栅极的最小距离）。如今的 5 nm 节点芯片的 CPP 约为 50 nm。

此外，英特尔还通过将每个器件的纳米片数量从 2 个增加到 3 个、将两个器件之间的间距从 50 nm 减小到 30 nm，以及使用改进的几何形状来连接器件的各个部分，从而改善了 CFET 堆栈的电气特性。

三星的秘密武器

三星演示的结果甚至比英特尔更小，显示了 48 纳米和 45 纳米接触式多晶硅间距 (CPP) 的结果，与英特尔的 60 纳米相比，尽管这些是针对单个设备，而不是完整的inverter。尽管三星的两个原型 CFET 中较小的一个出现了一些性能下降，但幅度并不大，该公司的研究人员相信制造工艺优化可以解决这个问题。

三星成功的关键在于能够对堆叠式 pFET 和 nFET 器件的源极和漏极进行电气隔离。如果没有足够的隔离，该器件（三星称之为 3D 堆叠 FET (3DSFET)）将会泄漏电流。实现这种隔离的关键步骤是将涉及湿化学物质的蚀刻步骤替换为新型干蚀刻。这使得优质设备的产量提高了 80%。

与英特尔一样，三星从硅下方接触设备底部以节省空间。然而，这家韩国芯片制造商与美国芯片制造商的不同之处在于，这家韩国芯片制造商在每个配对设备中都使用了单个纳米片，而不是英特尔的三个纳米片。研究人员表示，增加纳米片的数量将提高 CFET 的性能。

台积电出手

与三星一样，台积电也成功实现了 48 纳米的工业相关间距。其器件的独特之处包括采用一种新方法在顶部和底部器件之间形成介电层以保持它们的隔离。纳米片通常由硅和硅锗的交替层形成。在工艺的适当步骤中，硅-锗特定蚀刻方法去除该材料，释放硅纳米线。对于用于将两个器件相互隔离的层，台积电使用了锗含量异常高的硅锗，因为知道它比其他 SiGe 层蚀刻得更快。这样，在释放硅纳米线之前，可以通过几个步骤构建隔离层。

在 2023 年欧洲技术研讨会期间，台积电还展示了有关即将推出的互补 FET (CFET) 技术的更多详细信息。他们指出，CFET 晶体管现已在台积电实验室中进行性能、效率和密度测试。与 GAAFET 相比，CFET 将在所有这些领域提供更好的设计，但需要一些额外的制造步骤才能使芯片按预期工作。同门同时强调，将 p 型和 n 型 FET 集成到单个器件中，CFET 需要使用高精度和高功率的高数值孔径 EUV 扫描仪来制造。

在去年的VLSI 技术与电路研讨会上，台积电研发高级副总裁 Y.J. Mii 博士也分享了对CFET的看法。如下图所示，CFET 工艺保留了环栅纳米片的优点，同时垂直制造 pFET 和 nFET 器件。（图中，pFET 位于底部，nFET 位于顶部。）

在上面描述的反相器逻辑门的横截面中，突出显示了两个器件的公共栅极输入和公共漏极节点。

下图详细阐述了 CFET 器件堆叠带来的工艺开发挑战，特别是上面强调的垂直连接所需的高深宽比蚀刻和相关金属沟槽填充的需求。

虽然 Mii 博士没有具体说明，但有关高 AR 蚀刻和金属填充的评论表明台积电的研发重点是单片 CFET 工艺技术。

CFET，何去何从？

如semiengineering所说，CFET 架构也带来了一系列新的制造步骤（见下图）挑战。一种方法是“单片”CFET，将 p 沟道和 n 沟道堆叠在单个纳米片异质结构中。在早前的 SPIE 先进光刻和封装会议上展示的工作中，imec 的 Hsiao-Hsuan Liu 解释说，pMOS 器件通常位于底部，增加的应力有助于减少电子和空穴之间的迁移率差异。⁠

另一种选择是，“ “顺序”CFET，在不同的晶圆上制造 pMOS 和 nMOS 器件，然后使用层转移工艺将两者结合在一起。这两种选择都不容易，但相对于现状来说，两者都有优势。

不过他们强调，顺序 CFET 方法似乎有很多值得推荐的地方。通过分别处理 pMOS 和 nMOS 器件，制造商能够独立优化它们。当两层单独处理时，应变工程等性能增强器和 SiGe 等替代通道材料更容易合并。另一方面，使用两个单独的晶圆会重复许多 FEOL 步骤。层转移过程也显着增加了成本。

纽约州奥尔巴尼 TEL 技术中心的 Lars Liebmann 及其同事估计，单片 CFET 的成本与埋入电源轨的 finFET 工艺的成本大致相同，而顺序 CFET 将使晶圆成本额外增加约 12%。imec 和 SOITEC 最近的工作估计，相对于纳米片晶体管，单片 CFET 的总体成本增加了 15%，而顺序 CFET 相对于纳米片增加了 30%。⁠ 因此，许多研究都集中在独家单片 CFET。

不过，这项工作仅仅是一个开始。因为完整的单片 CFET 工艺的开发将进一步提高整体纵横比，因为需要在两个器件之间插入绝缘体。这将需要进一步提高蚀刻选择性。

与许多其他流程决策一样，特定设备制造商的需求可能会发挥作用。成本控制和整体器件密度可能有利于单片 CFET，而顺序器件可能提供卓越的性能。不过，由于将图案化有源器件层从一个晶圆转移到另一晶圆上存在困难，因此更简单的顺序 CFET 工艺是否会转化为更高的良率尚不清楚。

审核编辑：黄飞