示波器带宽要求解析

DSK-PCIE系列高速夹具

PCI Express（PCIe）技术是服务器中最重要的高速串行总线。由于其高带宽和低延迟特性，PCI Express架构广泛应用于各种服务器互连场景，包括：

服务器内部：CPU与GPU的连接，CPU与网络接口卡的连接，CPU与加速器的连接，CPU与SSD的连接。

机架内部：通过板对板连接器或电缆，CPU与JBOG及JBOF的连接新兴GPU与GPU或加速器与加速器的互连。

与此同时，随着异构计算的快速发展，服务器系统中的数据吞吐量要求越来越高。在发布PCIe4.0规范两年后，PCIe5.0规范于2019年5月正式发布。PCIe5.0技术仍然使用相同的128b/ 130b编码方案，符号速率从16GT/s增加到32GT/s。为了遵循传统，PCIe5.0规范与低速度PCIe世代兼容。

PCIe Gen5的设计要求主要来源于： 《PCI Express Base Specification Revision 5.0, Version 1.0》 《PCIe_CEM_SPEC_R5_V0.9_11092020_NCB》 其中，Base主要针对芯片端的定义，CEM针对系统端及Add in Card。如果做系统端的设计，两份定义需要结合着使用。

Base_SPEC

规范里面给的是回损指标，设计时要注意整个链路的阻抗一致性。

时域要求：

眼图模板

阻抗和材料要求

规范中的这段话显示了在PCIE1.0 2.0 3.0中我们采用的单线50欧姆，差分100欧姆，但是到了PCIE 4.0 5.0我们就采用了单线42.5欧姆，差分85欧姆。而且要特别注意一点，阻抗公差控制不是在+-10%，要求最好在+-5%，保证PCB阻抗的平滑。

要注意的是，规范中说的分别是芯片的测试板和校准通道才需要控制阻抗+-5%，网上很多地方就认为PCIe5.0系统设计的阻抗都需要控制到+-5%，这明显是一种误导。要知道，对于一个大板，+-5%的阻抗控制PCB板厂要加不少钱都还不敢给你保证。PCIe5.0系统端设计按照85±10%的阻抗控制即可。

Tx Equalization Presets

CTLE要求

32.0 GT/s速率下，Rx均衡定义了具有固定极点的二阶CTLE，以及可调直流增益（ADC）。ADC可在-5到-15 dB的范围内以1.0 dB为步长进行调整。

DFE要求

Rj要求

1E-12 BER眼图要求

CEM_SPEC

均衡参考Base Spec

Preset预设值

Intra-pair Skew

4.7.7 Skew within the Differential Pair

The skew within the differential pair givesrise to a common-mode signal component, which can, in turn, increaseElectromagnetic Interference (EMI). Thedifferential pair shall be routed such that the skew within differential pairsis less than 0.064 mm (2.5 mil) for the Add-in Card and 0.127 mm (5 mil) forthe system board.

差分对内的偏斜会产生共模信号分量，从而增加电磁干扰（EMI）。差分对的布线应确保差分对内的偏斜对于插件卡小于0.064 mm（2.5 mil），对于系统板小于0.127 mm（5 mil）。

4.7.8 Differential Data Trace Impedance

The PCB trace pair differential impedancefor a 5.0 GT/s capable data pair must be in the range of 68 Ω to 105 Ω. The PCB trace pair differential impedance foran 8.0 GT/s capable data pair must be in the range of 70 Ω to 100 Ω. The PCBtrace pair differential impedance for 16.0 GT/s and higher data rate capabledata pair must be in the range of 72.5 Ω to 97.5 Ω. These limits apply to boththe Add-in Card and the system board.

具有5.0 GT/s功能的数据对的PCB差分阻抗必须在68Ω至105Ω的范围内。8.0 GT/s数据对的PCB差分阻抗必须在70Ω至100Ω的范围内。16.0GT/s和更高数据速率数据对的PCB差分阻抗必须在72.5Ω至97.5Ω的范围内。这些限制适用于外接卡和系统板。

4.7.11 Add-in Card Insertion Loss Limit for 32.0 GT/s

The insertion loss from the top of theedge-finger to the silicon die pad must not exceed -9.5 dB at 16 GHz. This requirement applies to boththe transmitter and receiverinterconnect and the total loss includes PCB insertion loss, vias (if any), ACCapacitors (applicable to transmitter interconnect), and silicon packageincluding the effective die capacitance.

在16 GHz时，从金手指顶部到硅管芯片焊盘的插入损耗不得超过-9.5 dB。此要求适用于发送器和接收器互连，总损耗包括PCB插入损耗、过孔（如有）、AC电容器（适用于发送端互连）和包括有效硅芯片电容的封装。

眼图要求

11.3.2 System Board Requirements for 32.0 GT/s Operation

Every system board that supports 32.0 GT/soperation must mount surface mount (SMT) PCI Express connectors. Through holeconnectors are only used at 16.0 GT/s and below. Surface mount connectors mayalso be used at data rates of 16.0 GT/s and below.

CEM 5.0 introduces the surface mountconnector footprint that has multiple updates and newrequirements. The pin field lies on a 1.0mm pitch, with pad dimensions of 0.53 x 2.00 mm.

每个支持32.0 GT/s的系统板都必须安装表贴（SMT）PCI Express连接器。通孔连接器仅用于16.0 GT/s及以下。表贴连接器也可以以16.0GT/s及以下的数据速率使用。CEM 5.0引入了表贴连接器封装，该封装具有多项更新和新要求。引脚间距为1.0mm，焊盘尺寸为0.53 x 2.00 mm。

Connector需要满足1.5dB损耗

PHY Test

如果SigTest分析程序表明外推的眼睛宽度（在1e-12处）大于或等于9.688 ps，外推的眼睛高度（在1e处）大于等于17.5 mV，则测试通道的电气符合性测试通过，否则测试失败。如果测试失败，则应选择下一个Preset（通过按下顺应性切换按钮），并重复本测试程序，直到系统板通过其中一个Preset（预设0至预设9）已被测试。

B．12 Target Loss Values –TX SignalQuality

Determine target loss and find correct s4pfile to embed in scope. A set of s4p files aredistributed with this specification. Theprocedure below outlines steps to select a specific s4pfile. Refer to the CEM 5.0 FixtureCharacterization spread sheet attached with this specification.

System TXsignal quality test

Target loss = 9.5 dB – (CLB Loss/Inch * CLBTX trace length)- 3 ft 2.92-MMPX cable loss.

See Figure 23 for measurement setup.

• From the available s4p files:

Insertion loss at 16 GHz: (5 dB, 5.5 dB, 6.0dB, 6.5 dB, 7.0 dB and 7.5dB), select one that matches closely to theTarget loss calculated above.

示波器带宽要求

TX：33GHz RX：50GHz

PCIe 5.0 技术设计的挑战

对于大于30 GT/s的其他标准，通常采用PAM-4调制方法，使得信号的奈奎斯特频率等于数据速率的四分之一，但代价是9.5 dB的信噪比。然而，PCIe 5.0架构仍然采用非返回零（NRZ）信号传输方案，因此信号的奈奎斯特频率等于数据速率的一半，即16 GHz。频率越高，衰减越大。通道插入损耗（IL）引起的信号衰减是PCIe 5.0技术系统设计的最大挑战。

PCIe 5.0规范为32 GT/s规定了36 dB的逐点插损允许范围，并且误码率（BER）必须小于10-12。为了解决信号信号衰减的问题，PCIe 5.0规范定义了参考接收器，连续时间线性均衡器（CTLE）模型包括低至-15dB的ADC（可调直流增益），而16GT/s的参考接收器仅为-12dB。判决决策反馈均衡器（DFE）模型在32 GT/s下包含三阶，而16GT/s下仅包含两阶。

此外，随着数据传输速率达到32GT/s，串行链路上的错误可能性也变得更高。由于DFE电路在接收端的整体均衡中起着重要作用，与16GT/s相比，爆发性错误更有可能发生。为了应对这种风险，PCIe5.0架构引入了协议中的预编码。在发送端启用预编码并在接收端进行解码后，爆发性错误的机会大大减少，从而增强了PCIe5.0规范32GT/s链路的强健性。

PCIe 5.0技术通道插入损耗预算

以典型的系统基板加上插卡（AIC）应用为例，比较PCIe 4.0架构（16GT/s）和PCIe 5.0架构（32 GT/s）的插入损耗预算。在32 GT/s的速率下，扣除CPU封装的9 dB、AIC的9.5 dB和CEM连接器的1.5 dB后，系统基板的余量仅为16 dB。

然而，当考虑16-dB的系统基板预算时，还需要考虑以下因素：

1.随着PCB温度的升高，PCB线路的插入损耗也会增加。

2.在PCB制造过程中，工艺波动可能导致线宽稍微变窄或变宽，这可能导致插入损耗的波动。

3.柰奎斯特频率信号（在32 GT/s NRZ信号传输中为16 GHz正弦波）在源端的幅度为800 mV峰峰值，经过36 dB的衰减后会降至约12.7 mV。这凸显了在接收端留出一定的插入损耗余量的必要性，以考虑反射、串扰和电源噪声等可能导致信噪比下降的因素。

因此，系统基板上的PCB走线所保留的IL预算应为16 dB，减去为上述因素所保留的一部分余量。许多硬件工程师和系统设计师倾向于将整体通道IL预算的10-20%保留为这些因素的余量。在36 dB的预算下，这相当于4-7 dB。

随着对人工智能和机器学习的需求增加，PCIe 5.0技术将能够实现更多的系统拓扑结构。从PCIe 4.0架构到PCIe 5.0架构的转变将将通道IL预算从28 dB增加到36 dB，这将带来新的设计挑战。通过利用先进的PCB材料和/或PCIe 5.0中继器来确保足够的端到端设计余量，系统设计师可以确保平稳升级到PCIe 5.0架构。

审核编辑：汤梓红