Tempus DRA 套件：使用先进的芯片建模实现高达 10% 的 PPA 提升

实现签核时，为了保证芯片设计的耐用性，设计师会面临重重挑战，利用 Cadence Tempus 设计稳健性分析（DRA）套件为设计工程师提供领先的建模技术，可实现最佳功耗、性能和面积目标（PPA）。

相较于传统方法，Tempus DRA 套件提供了一套全面的高级分析功能，有望增强设计级稳健性，实现更优 PPA。

使用 Tempus DRA 套件完成完整分析后，设计工程师可以利用 Cadence Innovus 设计实现系统中的 Tempus ECO 选项进行模块级的收敛，并使用 Cadence Certus 收敛解决方案进行子系统/全芯片层的签核收敛，显著提高设计收敛速度，优化 PPA 目标达成。

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关于 Cadence

Cadence 是电子系统设计领域的关键领导者，拥有超过 30 年的计算软件专业积累。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G 通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence 已连续九年名列美国财富杂志评选的 100 家最适合工作的公司。如需了解更多信息，请访问公司网站 www.cadence.com。

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