制造MEMS芯片需要什么工艺？对传感器有什么影响？这次终于讲明白了！（推荐）

本文整理自公众号芯生活SEMI Businessweek中关于MEMS制造工艺的多篇系列内容，全面、专业地介绍了MEMS芯片制造中的常用工艺情况，推荐！

作为现代传感器重要的制造技术，MEMS工艺深刻地影响了现今传感器产业的发展。可以说，MEMS的工艺技术都是从集成电路（IC）行业借鉴而来的，特别在MEMS刚兴起时，传统IC行业的工艺设备和技术为MEMS制造提供了巨大的基础设施。比如，MEMS中使用的光刻设备，可能是为IC制造而设计的前几代设备，但设备的性能足以满足MEMS的要求，其价格却大幅降低。

MEMS芯片制造采用光刻、干法刻蚀、湿法刻蚀、薄膜沉积、氧化、扩散、注入、溅射、蒸镀、键合等基本工艺步骤来制造复杂三维结构的微加工技术。随着多年发展，MEMS领域也出现了一些专门的工艺，例如各向异性湿法蚀刻（anisotropic wet etching）、晶圆键合（wafer bonding）、深反应离子蚀刻（deep reactive ion etching）等，但其应用仍然仅限于 MEMS，目前来看并没反过来应用于IC行业。

一般来说，MEMS芯片制造的基本工艺包括三个关键步骤：沉积（Deposition）、图形化转移（Patterning）、蚀刻（Etching），整个过程即：①晶圆/衬底涂抹光刻胶，然后②通过对光刻胶曝光，去除非图形化部分的光刻胶，然后③用光刻胶作为掩模来蚀刻下方的材料。整个过程重复进行，直到完成微观结构。

图- MEMS制造的基本工艺流程

下文全面介绍MEMS芯片中制造的常用基本工艺，以及讨论各种工艺对MEMS芯片及传感器产品的影响，部分目录如下：

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一、沉积 1、外延（Epitaxy） 2、氧化（Oxidating） 3、溅射（Sputtering） 4、蒸发（Evaporation） 5、化学气相沉积（Chemical vapor deposition） 6、多晶硅（Poly silicon）的沉积 7、二氧化硅（Silicon Dioxide）的沉积 8、氮化硅（Silicon Nitrides）的沉积 9、旋涂工艺（Spin-On） 二、光刻 1、掩膜版（Mask）与光刻胶（Photoresist） 2、光学曝光（Exposure） 3、光刻胶厚度对光刻的影响 4、地形高度变化对光刻的影响 5、视场（field of view）对光刻的影响 6、需要双面光刻的情况 三、刻蚀 1、湿法刻蚀 （1）湿法与干法刻蚀 （2）各向同性与各向异性 （3）刻蚀的三维结构 （4）小结 2、干法刻蚀 （1）电化学蚀刻 （2）等离子蚀刻与反应离子刻蚀 （3）深度反应离子蚀刻（博世工艺）

来源：芯生活SEMI Businessweek

一、沉积外延（Epitaxy）、氧化（Oxidating）、溅射（Sputtering）、蒸发（Evaporation）等属于沉积（Deposition）类别的基本工艺，也是用于沉积均匀的半导体、金属、绝缘体和聚合物层的常用技术。

1、外延（Epitaxy）

外延是一种在硅晶圆上生长晶体硅（crystalline silicon）层的沉积方法，但具有不同的掺杂剂类型和浓度。外延层的厚度通常为 1 至 20 μm。它表现出与下面的晶体基板相同的晶体取向。当然，如果是在非晶材料（例如二氧化硅层）上生长时，它是多晶的。

图-硅衬底上的外延层 外延可以是在气相化学沉积反应器中通过含硅源气体在高温（>800℃）下的离解或氢还原发生的。常见的含硅源气体有硅烷（SiH4）、二氯硅烷（SiH 2Cl2）或四氯化硅（SiCl4）。生长速率在 0.2 至 4 μm/min 之间，具体取决于源气体和生长温度。在生长过程中，同时掺入杂质掺杂剂，如，砷化氢（AsH3）和磷化氢（PH3）用于砷和磷（n型）掺杂；而乙硼烷（B2H6）用于硼（p型）掺杂。 外延可用于在其他类型的晶体基板，例如蓝宝石衬底（Al2O3）上生长晶体硅。该过程称为异质外延，以表明材料的差异 蓝宝石上硅（Silicon-on-sapphire）晶圆在需要绝缘或透明基板的应用中非常有效。蓝宝石和硅晶体之间的晶格失配（lattice mismatch）将硅的厚度限制在大约一微米。较厚的硅膜存在高缺陷密度和电子性能下降的问题。

图-外延层晶格失配 当然也有在硅衬底上生长锗（Germanium）薄膜外延技术，这种基于硅基锗的工艺，通常用于光电子探测器件。

图-锗外延与APD光电子探测器件 2、氧化（Oxidating） 高品质非晶态二氧化硅是通过在干燥氧气或高温蒸汽（850℃ - 1150℃）下氧化硅而获得的。最终氧化物厚度随温度、氧化环境和时间变化情况如下图所示。

图-热氧炉

图-热氧厚度与温度、时间曲线 硅的热氧化在二氧化硅薄膜层中产生压应力。产生应力的原因有两个：二氧化硅分子比硅原子占据更大的体积，以及硅和二氧化硅的热膨胀系数不匹配。应力取决于二氧化硅层的总厚度，可以达到数百MPa。结果，热生长的氧化膜导致下面的衬底弯曲/翘曲（bowing）。 此外，由热生长氧化硅制成的独立式薄膜和悬臂梁（一种MEMS结构）由于薄膜厚度上的应力变化而容易变形或卷曲。

图-晶圆翘曲 3、溅射（Sputtering）在溅射沉积中，由待沉积材料制成的靶材在压力为 0.1–10 Pa 的真空室中受到惰性气体离子流（通常是氩气Argon）的物理轰击。来自靶材的原子或分子被喷射并沉积到晶圆上。溅射机台其离子激发机制各不相同，但涉及磁场、电场、射频等物理原理，都要产生一些高能或高速的粒子。典型的沉积速率为 0.1–0.3 μm/min，在某些溅射工具中铝的沉积速率可高达 1 μm/min。

图-溅射（Sputtering） 几乎任何无机材料都可以溅射。溅射是MEMS领域常用的方法，用于在低温（<150℃）下沉积金属薄膜，例如铝、钛、铬、铂、钯、钨、和 合金、非晶硅、绝缘体包括玻璃和压电陶瓷（例如 PZT 和 ZnO等）。在称为反应溅射（reactive sputtering）的工艺中，在金属溅射期间添加诸如氮气或氧气的反应气体以形成诸如氮化钛或二氧化钛的化合物。   溅射工艺的方向随机性，只要靶材尺寸大于晶圆，就会产生良好的覆盖率（薄膜的均匀性），尽管拐角附近会发生一些减薄。沉积的薄膜具有非常细小的颗粒结构，并且通常处于有应力的状态之下。

沉积过程中应力水平随溅射功率和腔室压力而变化，在较低功率和较高压力下出现拉伸应力（tensile stress），在较高功率和较低压力下出现压缩应力（compressive stress）。零应力沉积的理想点很难难控制。在沉积过程中加热基底有时可以用于减少薄膜应力。 许多金属，特别是金、银和铂等惰性金属，不能很好地粘附到硅、二氧化硅或氮化硅上，在沉积后或在后续处理过程中会立即剥落。一层薄薄的（5 至 20 纳米）粘合层（adhesion layer）与底层材料及其上方的金属粘合，使惰性金属能够粘附。最常见的粘附层是 Cr、Ti 和 Ti/W 合金。惰性金属必须在真空的情况下沉积在粘合层上，因为空气中的氧气会立即氧化粘合层，使其粘合效果失效。

图-粘合层 4、蒸发（Evaporation）蒸发涉及将源材料加热至高温，产生蒸气并在基材上凝结形成薄膜。几乎任何元素（例如 Al、Si、Ti、Au），包括许多高熔点（难熔）金属和化合物（例如 Cr、Mo、Ta、Pd、Pt、Ni/Cr、Al 2 O 3 ），可以通过蒸发而沉积。

图-蒸发炉，右图是基于电阻（如钨丝）加热蒸发金属材料 蒸发在背景压力通常低于10^-4 Pa的真空室中进行。源材料加热可以通过使电流流过装有所需材料的钨丝、钨条或钨舟来实现。或者，可以通过在源材料上扫描高压（10kV）电子束（e-beam）来完成加热。 在这种情况下，材料的载体通常由钨、石墨、氧化铝或铜等热的优良导体制成。相比之下，电子束蒸发可以提供质量更好的薄膜和稍高的沉积速率（5-100 nm/min），但沉积系统更复杂。此外，在这个过程中，如果某些辐射能量穿透硅基板表面，可能会损坏晶体并降低电子电路的特性。

蒸发是一种来自相对较小体积来源的定向沉积过程。这导致大部分材料颗粒以特定角度沉积到基板上，导致台阶覆盖不良，并有角落和侧壁暴露的现象。如果需要薄膜连续性（例如，当金属是电互连时），这通常是不期望的效果。在沉积过程中旋转基板以不同角度面对源会减少这种影响。 通过蒸发沉积的薄膜往往会表现出拉伸应力，并且随着材料熔点的升高而增加。例如，蒸发的铌和铂薄膜可能具有超过 1 GPa 的拉伸应力，足以导致晶圆卷曲甚至剥离。此外，与溅射一样，许多金属必须使用粘合层。5、化学气相沉积（Chemical vapor deposition）化学气相沉积（CVD）的工作原理是在受控气氛中引发表面化学反应，从而导致反应物质沉积在加热的基材上。与上一节的溅射相反，CVD是一种高温工艺，通常在300°C以上进行。在IC行业对用于多层电互连的高质量、薄电介质和金属薄膜的需求的推动下，CVD技术发展已大幅增长。 通过CVD沉积的常见薄膜包括多晶硅、硅氧化物和氮化物、钨、钛、钽等金属及其氮化物，以及最近的铜和低介电常数绝缘体（εr<3）。后两者正在成为IC行业中超高速电气互连的主力材料。而在MEMS领域，多晶硅、氧化硅和氮化物的CVD沉积是最常见的。 

图-CVD反应 化学气相沉积工艺分为大气压CVD（称为APCVD，Atmospheric-pressure CVD）、低压CVD（LPCVD，Low-pressure CVD）或等离子体增强CVD（PECVD，Plasma-enhanced CVD），其中还包括高密度等离子体CVD（HDP-CVD，High-density plasma CVD）。

图-CVD基本类型APCVD LPCVD PECVD APCVD和LPCVD工艺需要在相当高的温度（400°C–800°C）进行。而在PECVD和HDP-CVD中，在室温下等离子体沉积氮化硅是可行的，但衬底温度通常也要接近300°C。 沉积参数对薄膜特性的影响是显著的，特别是对于氧化硅和氮化硅等薄膜。这些参数包括了：衬底温度、气流、压力、及是否存在掺杂剂等，这些是所有类型CVD的重要变量。此外，功率和等离子体激发射频频率对于PECVD也很重要。 特别地，对于PECVD，需要在高频电磁场中进行，在这种环境中激发的高能电子与气体分子碰撞，形成离子和反应性中性物质。电子、离子和中性物质的混合物称为等离子体，构成了不同于固体、液体或气体的物质相。等离子体相操作增加了可以参与化学反应（无论是沉积还是蚀刻）的离子和中性物质的密度，因此可以加快反应速率。

图-PECVD反应环境 6、多晶硅（Poly silicon）的沉积 化学气相沉积工艺允许在硅基板上沉积多晶硅薄膜。薄膜厚度可以在几十纳米到几微米之间。甚至，具有多层的多晶硅薄膜的结构也是可行的。多晶硅是一种具有体硅特性的材料，易于沉积，使其成为表面微加工领域极具吸引力的材料。

图-MEMS中的多晶硅 多晶硅是通过在LPCVD反应器中将硅烷（SiH4）热解成硅和氢而沉积的。低温PECVD反应器中的硅烷沉积也是可能的，但会产生非晶硅（amorphous silicon）。LPCVD中的沉积温度通常在550°C至700°C之间，温度会影响薄膜的颗粒结构，如果低于约600°C，薄膜完全非晶态，在约630°C以上时，它呈现出晶粒结构。温度、硅烷气体的压力和流速也影响沉积速率。

图-LPCVD沉积多晶硅 一般来说，LPCVD多晶硅薄膜与晶圆上的底层形貌吻合良好，表现出良好的阶梯覆盖性。在纵横比（深度与宽度之比）超过10的深沟槽中，侧壁上会出现一定程度的薄膜变薄，但这并不限制使用多晶硅填充深达500μm的沟槽。 多晶硅可以在沉积过程中通过引入掺杂剂源气体进行掺杂，称为原位掺杂，特别是用于n型掺杂的砷或磷，以及用于p型掺杂的乙硼烷。砷和磷大大降低了沉积速率，约为未掺杂多晶硅的三分之一，而乙硼烷则提高了沉积速率。原位掺杂薄膜的电阻率保持在1至10mΩ·cm范围内。

掺杂的多晶硅薄膜的固有应力可能很大（>500MPa），应力可能是拉伸应力，也可能是压缩应力，具体取决于沉积温度。此外，薄膜厚度上通常存在应力梯度，这会导致释放后的微机械结构卷曲。所以需要在900°C或更高温度下进行退火，通过晶界的结构变化产生应力松弛，并将应力降低至微机械结构通常认为可接受的水平（<50MPa）和应力梯度。  7、二氧化硅（Silicon Dioxide）的沉积  通过在APCVD、LPCVD或PECVD反应器中使硅烷和氧气发生反应，在低于500°C的温度下沉积二氧化硅。由于与热生长氧化物的工艺（thermally grown oxide，简称热氧）相比温度较低，因此被称为低温氧化物（LTO，low-temperature oxide）。 

图-二氧化硅沉积 沉积过程中可用磷或硼掺杂氧化硅。掺有磷的薄膜通常称为磷硅酸盐玻璃（PSG）；掺杂有磷和硼的玻璃被称为硼磷硅酸盐玻璃（BPSG）。当在接近1,000°C的温度下退火时，PSG和BPSG都会软化并流动，以符合下面的表面形貌并改善阶梯覆盖。LTO薄膜用于铝上的钝化涂层，但沉积温度必须保持在400°C以下，以防止下方金属降解。 也可以在650°C至750°C温度下，通过LPCVD对四乙氧基硅烷（也称为TEOS）的热解，沉积二氧化硅。从TEOS源沉积的二氧化硅层表现出优异的均匀性和阶梯覆盖性，但高温工艺使其无法在铝上使用。 与多晶硅LPCVD的情况一样，二氧化硅的沉积速率随着温度的升高而增加。低压下典型的LTO沉积速率在400°C时为25nm/min，在大气压和450°C时升至150nm/min；使用TEOS的沉积速率从650°C时的5nm/min到750°C时的50nm/min不等。

沉积的二氧化硅薄膜是无定形的，其结构类似于熔融二氧化硅。在高温（600°C–1,000°C）下进行退火会导致薄膜中掺入的氢逸出，密度略有增加，但非晶结构没有变化。这个过程称为致密化。 使用CVD方法沉积的二氧化硅作为金属层之间的介电绝缘体，或作为表面微加工中的牺牲层非常有用，后者使用氢氟酸蚀刻。然而，其电性能不如热生长二氧化硅。例如，CVD氧化硅的介电强度可以是热生长二氧化硅（简称热氧）的介电强度的一半，所以CMOS晶体管的栅极绝缘体一般采用后一种工艺类型。一般来说，CVD氧化硅处于压缩应力（100–300MPa）下。

图-CMOS晶体管的栅极中的二氧化硅 8、氮化硅（Silicon Nitrides）的沉积 氮化硅在半导体工业中常用于电子器件的钝化，因为它可以形成极好的保护屏障，防止水和钠离子的扩散。在MEMS微机械加工中，LPCVD氮化硅薄膜可有效用作在碱性溶液（例如氢氧化钾）中选择性蚀刻硅的掩模。氮化硅也已被用作结构材料。

图-氮化硅作为刻蚀掩模 氮化硅（Si3N4）通过硅烷（SiH4）和氨（NH3）反应在大气压下沉积，或者通过二氯硅烷（SiCl2H2）和氨反应在低压下沉积。沉积温度都在700°C至900°C之间。且都会产生副产品氢，其中一些会融入沉积薄膜中。APCVD和LPCVD氮化硅薄膜通常表现出接近1,000MPa的大拉伸应力。然而，如果LPCVD氮化硅在800°C–850°C温度下沉积，并且由于二氯硅烷流速大大增加而富含硅（薄膜中硅过量），则应力可低于100MPa，这是大多数微加工应用可接受的水平。 对于低于400°C的沉积，通过在PECVD室中使硅烷与氨或氮气反应获得非化学计量氮化硅（SixNy）。氢气也是该反应的副产品，并以较高浓度（20%–25%）融入薄膜中。折射率是氮化硅膜化学计量的间接量度。化学计量LPCVD氮化硅的折射率为2.01，PECVD薄膜的折射率范围在1.8到2.5之间。该范围内的高值表示硅过量，而低值通常表示氮过量。

图-氮化硅用于波导 PECVD氮化物的主要优点之一是能够在沉积过程中控制应力。在13.56MHz的等离子体激发频率下沉积的氮化硅表现出约400MPa的拉升应力，而在50kHz的频率下沉积的膜具有200MPa的压缩应力。通过在沉积期间交替频率，可以获得较低应力的薄膜。 9、旋涂工艺（Spin-On）旋涂是一种沉积介电绝缘体和有机材料层的工艺。与前面的CVD不同，旋涂设备很简单，只需要一个带有适当安全屏障的变速旋转台，然后用喷嘴将材料以液体溶液的形式滴在晶圆的中心。旋转台以500至5,000rpm的速度旋转晶圆30至60秒，将材料铺展至均匀的厚度。

图-旋涂工艺 光刻胶和聚酰亚胺（PI）是常见的有机材料，可以在晶圆上旋涂，厚度通常在0.5至20μm之间，但一些特殊用途的光刻胶（例如基于环氧树脂的SU-8）可以超过200μm。有机聚合物通常悬浮在溶剂溶液中；随后的烘烤使溶剂蒸发，形成坚固的薄膜。

图-光敏PI胶 二、光刻 光刻工艺，它涉及了三个连续的步骤：

光刻胶（Photoresist）的应用，它是一种感光乳剂层；

光学曝光（Exposure），将掩膜版（mask）上的图像打印到光刻胶上；

浸入显影溶液（Developer）中，以溶解曝光后的光刻胶并使潜像可见。

图-MEMS加工工艺图谱 1、掩膜版（Mask）与光刻胶（Photoresist）掩膜版（Mask），是在透明的熔融石英或钠钙玻璃基板上，构建一层含有图案的不透明层，如铬、或氧化铁层制成。掩膜版上的图案是使用计算机辅助设计（CAD）工具生成的，并通常通过电子束或激光束等技术转移到不透明层中。完整的MEMS / IC加工中，通常涉及使用不同的掩膜版，进行多次光刻操作。

图-掩膜版 光刻胶（Photoresist）是一种光敏有机树脂材料，它通过前文所述的旋涂工艺（Spin-on）沉积在晶圆上，典型厚度在0.5µm至10µm之间。特殊类型的光刻胶可以旋转至超过200µm 的厚度，但较厚的光刻胶对曝光和关键尺寸（如较小的线宽）提出了较大挑战。

图-光刻胶旋涂 光刻胶含有正性（Positive）或负性（Negative） 敏化剂成分。对于正性光刻胶，其敏化剂可防止未曝光的光刻胶在浸入显影液期间溶解。暴露在 200 至 450 nm 范围内的光（紫外线，也有更高频率的光）下会分解敏化剂，导致曝光区域立即溶解在显影液中。负性光刻胶中发生的过程恰恰相反——曝光区域保留，未曝光区域溶解在显影剂中。

图-光刻胶的正性或负性 2、光学曝光（Exposure） 光学曝光，有三种不同模式：接触（Contact）、接近（Proximity）或投影（Projection）。在接触模式的光刻中，掩膜版接触晶圆。这通常会缩短掩膜版的寿命，并在晶圆和掩膜版上留下不需要的光刻胶残留物。在接近模式的光刻中，掩膜版距离光刻胶表面25至50µm以内。在投影模式的光刻中，通过复杂的光学器件将掩膜版的图像投影到晶圆上。

图-光学曝光有三种不同模式 分辨率（Resolution）定义为光学系统可以解析的最小特征，很少成为微加工应用的限制。这里通常会提到一个菲涅耳衍射（Fresnel diffraction）的概念，主要是指掩膜版上的图形非常小，光波在这种情况下透过孔径会发生衍射。

图- 菲涅耳衍射 所以，对于接近模式的光刻系统，分辨率被菲涅耳衍射限制为最小值约5µm。在接触系统中，分辨率约为1至2µm。而对于投影系统，分辨率由 0.5×λ/NA给出，其中λ是波长（~400nm或更高），NA是光学器件的数值孔径（对于 MEMS 中使用的步进器，数值孔径约为0.25），投影系统光刻的分辨率通常优于1µm。 在接近模式下，掩膜版与光刻胶的距离在25至50µm范围内。菲涅耳衍射将分辨率和最小特征尺寸限制为~5µm。在投影模式下，复杂的光学器件将掩模成像到光刻胶上。分辨率通常优于1µm。

焦深（Depth of focus）是对光刻更严格的限制，特别是考虑到需要曝光较厚的光刻胶或适应晶圆上的几何高度变化。接触式和接近式系统的焦深很差，也受到菲涅尔衍射的限制。 在投影系统中，可以通过调整焦点设置来移动图像平面，但一旦固定，该平面的焦深就会限制为 ±0.5 × λ/NA^2，也就是说，焦深通常限制在几微米。投影模式的光刻系统显然是一种优越的方法，但系统的成本可能比接近模式或接触模式的系统高得多。

图- 曝光的焦深 虽然对于MEMS加工来说，大多数光刻系统的分辨率并不是关键限制因素，但根据应用的性质，光刻可能具有挑战性，比如涉及有挑战的光刻工艺包括：较厚光刻胶的曝光、景园地形高度变化、正面到背面图案对准等。 3、光刻胶厚度对光刻的影响较厚的光刻胶通常用作深度结构蚀刻的保护掩模层，也可用作金属微结构电镀的模板。实现较厚的光刻胶涂覆基材可以通过多次旋涂应用（总计高达20µm）或通过以较慢的速度旋转特殊的粘性光刻胶溶液（高达100µm）来实现。当然，随着光刻胶厚度的增加，保持晶圆上的厚度控制和均匀性变得困难。

图-需要较厚的光刻胶用作深度结构（深宽比）蚀刻的保护掩模层 图案化较厚的光刻胶也是有挑战的，这是因为光刻系统的曝光焦深有限，曝光厚度超过5µm的光刻胶通常会降低最小可分辨特征尺寸，你可以想象：光刻胶内的不同深度将得到不同的成像。 最终结果是曝光区域中的光刻胶沿着图形化的轮廓倾斜。出于一般准则，最大纵横比（光刻胶厚度与最小特征尺寸之比）约为三，换句话说，可实现的最小特征尺寸（例如，线宽或线之间的间距）大于光刻胶的三分之一 厚度。 4、地形高度变化对光刻的影响晶圆表面形貌的变化（例如深腔和沟槽）在 MEMS 器件中很常见，并对光刻胶旋转和成像都提出了挑战。对于深度超过 10 µm 的空腔，凸角处的光刻胶变薄以及空腔内的堆积会产生曝光问题以及蚀刻期间留下的光刻胶厚度不足的问题。针对恶劣地形的光刻胶涂层的最新发展有两种：喷涂光刻胶和电镀光刻胶。

图-旋涂光刻胶在地形高度变化严重的表面上产生的不良影响。拐角处的光刻胶很薄，并积聚在空腔中。 由于焦深有限，在高度变化超过 10 µm 的表面上曝光图案也是一项艰巨的任务。接触式和接近式光刻系统不适合此任务，除非分辨率的显著降低是可以接受的。在高度级别变化的数量有限(例如，小于3个)的某些情况下，可以使用投影式光刻系统来在这些高度中的每一个级别进行具有相应的焦点调整的曝光。当然，这是昂贵的，因为掩模和曝光的数量随着高度级别的数量线性增加。 5、视场（field of view）对光刻的影响视场是晶圆上任意时刻曝光的区域范围。在接近式和接触式光刻系统中，视场覆盖整个晶圆。而在投影系统中，视场通常小于1×1cm^2。所以需要通过在二维阵列中步进小视场来曝光整个晶圆，因此称为步进机。在一些应用中，设备结构可能跨越超过视场的尺寸。对此的补救措施称为视场拼接，其中两个或多个不同的场顺序曝光，场的边缘重叠。

图-步进机 6、需要双面光刻的情况 有时，晶圆正反两面的光刻图案需要高精度地相互对准。例如，商用压力传感器的制造需要在晶片的正面上形成压阻传感元件，这些元件与晶片背面上的空腔的边缘对齐。不同的正面到背面对准方法（也称为双面对准）已被发展出来，而且应使用双面抛光的晶圆。

图-压力传感器 SÜSS是早期就提供能够双面对准和曝光的设备，比如早期的MA-6，它将掩模上的十字线标记与晶圆背面的十字线标记对齐。首先，通过一组双物镜从下方观察机械夹紧的掩模上的对准标记，并存储图像。然后，晶片上装载有面向显微镜物镜的背面对准标记，并定位成使得这些标记与存储的图像对准。对准后，以接近或接触模式完成掩模在晶圆正面的曝光。典型的配准误差（或错位）小于2µm。

图-SÜSS双面对准曝光 三、刻蚀 在刻蚀中，目标是使用光刻胶作为掩膜版选择性地去除材料，这样掩膜版的图案可以直接刻蚀到硅基板或薄膜中。 MEMS制造的刻蚀工艺不同于IC行业的传统刻蚀工艺，因为它涉及了很多细分的刻蚀技术，并根据刻蚀剂、各向同性、及相对其他材料的选择性（刻蚀速率比）来进行区分。

图-MEMS工艺流程图 1、湿法刻蚀1）湿法与干法刻蚀 湿法（Wet）刻蚀是一种刻蚀方法，是将刻蚀介质浸泡在刻蚀剂液体内进行刻蚀的技术。湿法刻蚀具有低成本批量制造的优点，可以同时刻蚀25至50个的晶圆。干法（Dry）刻蚀涉及使用反应气体，通常在低压等离子体中，通常也需要超净管道将高纯度的反应气体带入真空室等环境，所以设备比较复杂。

图-湿法刻蚀与干法刻蚀 2）各向同性与各向异性 各向同性（Isotropic）刻蚀剂在所有方向上均匀刻蚀，产生圆形横截面特征。相比之下，各向异性（Anisotropic）刻蚀剂在某些方向上优先于其他方向进行刻蚀，从而形成由平坦且轮廓分明的表面勾勒出的沟槽或空腔，这些表面甚至都不一定需要垂直于晶圆表面。

图-四种不同类型刻蚀方法产生的横截面沟槽轮廓示意图 各向同性湿法刻蚀常见的一种用于硅的各向同性湿法刻蚀剂是HNA，是氢氟酸(HF)、硝酸(HNO3)和乙酸(CH3COOH) 的混合物。在化学反应中，硝酸氧化硅，然后用氢氟酸溶解硅。硅的刻蚀速率可以从0.1到超过100μm/min变化，具体取决于混合物中酸的比例。但刻蚀均匀性通常难以控制。

图-各向同性湿法刻蚀剂-氢氟酸 各向异性湿法刻蚀各向异性湿法刻蚀剂也称为 取向相关刻蚀剂（ODE，Orientation-Dependent Etchants），因为它们的刻蚀速率与晶体方向相关。 各向异性湿法刻蚀剂包括碱金属氢氧化物（例如 NaOH、KOH、CsOH）、氢氧化物和季铵氢氧化物（例如 NH4OH、N(CH3)4OH）、及与邻苯二酚(EDP)在水中混合的乙二胺。通常将刻蚀剂溶液加热至 70°C–100°C。

KOH是迄今为止最常见的ODE。刻蚀速率通常在[100]方向给出，对应于刻蚀前沿为{110}平面。{110}面在KOH中的刻蚀速度大约是{100}面的两倍，而{111}面的刻蚀速度比{100}面慢大约100倍。后一个特征通常用于在{100}硅片上制作V形凹槽和沟槽，这些凹槽和沟槽由{111}晶面精确描绘。

图-各向异性湿法刻蚀剂-KOH 对于重掺杂p型(p++)硅，KOH和其他碱性刻蚀剂的刻蚀速率也会大大减慢，因为进行刻蚀反应所需的电子浓度较低，会影响其刻蚀过程中氧化还原中的电子转移。因此，P++ 硅通常用作刻蚀停止层。KOH 溶液中未掺杂或 n 型硅的刻蚀速率约为0.5至4μm/min，具体取决于温度和KOH浓度，但在掺杂剂浓度高于1×10^20cm−3的p++硅中，刻蚀速率下降了500倍以上。 二氧化硅的刻蚀速度约为10nm/min，可用作极短刻蚀的掩模层。LPCVD氮化硅是一种优异的抗KOH刻蚀掩模材料。而光刻胶在热碱性溶液中会被快速刻蚀，因此不适合用于掩盖这些刻蚀剂。

图-KOH刻蚀硬膜hard mask 其他各向异性湿法刻蚀剂还有TMAH、EDP等。3）刻蚀的三维结构 使用各向异性刻蚀会产生复杂的三维多面结构。为此，刻蚀过程也有计算机模拟软件进行辅助设计。 最容易可视化的结构是在{100}取向晶圆上刻蚀的V形腔。刻蚀前沿从掩模中的开口处开始，并沿<100>方向前进，该方向是{100}取向基板中的垂直方向，形成具有平坦底部和倾斜侧面的空腔。 空腔的边是{111}平面，与水平{111}表面成54.7°角。晶圆一侧的定时刻蚀经常用于形成空腔或薄膜。而在四个等效但相交的{111}平面上自我限制，形成V形凹坑（倒金字塔形）。通过从晶片两侧刻蚀对齐图案并允许两个垂直刻蚀前沿合并，并开始侧面刻蚀，然后在预定时间后停止刻蚀，在{100}晶片中也可以形成沙漏形和倾斜形状的端口。

图-{100}取向硅中空腔的各向异性刻蚀示意图： (a)空腔、V形凹坑以及薄膜；(b)从晶片的两侧进行刻蚀可以产生多种不同的形状，包括沙漏形和斜孔 {110}晶圆中刻蚀沟槽的形状完全不同。在硅{110}晶片中，八个等效的{111}面中的四个垂直于{110}晶片表面。其余四个{111}面相对于表面倾斜35.3°。四个垂直的{111}平面相交形成内角为70.5°的平行四边形。{110}晶片上刻蚀的凹槽具有由六个{111}平面（四个垂直平面和两个倾斜平面）描绘的复杂多边形的外观。在{110}晶圆上进行刻蚀可用于形成具有垂直侧壁的沟槽，彼此不正交。

图-{110}取向硅中的各向异性刻蚀示意图 刻蚀结构由四个垂直的{111}面和两个倾斜的{111}面描绘。垂直的{111}平面相交的角度为70.5° 虽然以{111}面为界的凹角在刻蚀过程中保持完整，但凸角会立即受到攻击。这是因为凸角的任何轻微腐蚀都会暴露出{111}面以外的快速刻蚀面（尤其是{411}面），从而加速刻蚀。 因此，掩模布局中的凸角将在刻蚀过程中被底切；换句话说，刻蚀前沿将在掩模层下方进行。这种效应可以被有意用来形成悬挂在空腔上方的梁。

图-凸角处的刻蚀以及未刻蚀材料（例如氮化硅、p++ 硅）的悬梁形成的图示。{411}面通常是最快的刻蚀并且出现在凸角处 4）小结 下表给出了各种硅刻蚀剂的比较。

2、干法刻蚀 主要涉及电化学蚀刻（Electrochemical Etching）、等离子蚀刻（Plasma Etching）与反应离子刻蚀（RIE）、深度反应离子蚀刻（Deep reactive ion etching）。

图-MEMS工艺流程图 1）电化学蚀刻采用各向异性湿法蚀刻剂具有相对较大的蚀刻速率（>0.5μm/min），但难以实现均匀且受控的蚀刻深度。例如在MEMS压力传感器的加工中，需要厚度5至20μm、其均匀性控制在0.2μm的薄硅膜，使用定时蚀刻就很难实现这一点。 在这种场景中可采用电化学蚀刻（Electrochemical Etching），其厚度的均匀性控制是通过精确生长的外延层并通过外部施加的电势控制蚀刻反应来实现的。

图-电化学蚀刻原理示意图 比如，在p型晶圆上生长的n型外延层形成p-n结二极管，只有当p型侧的电压高于n型时才允许导通，称为正向偏执；否则，没有电流通过，称为反向偏置。 在电化学蚀刻期间，所施加的电势使得p-n二极管处于反向偏压，采用KOH刻蚀剂溶液，n型外延层不会被蚀刻，p型基板允许被蚀刻。一旦p型衬底被完全去除，蚀刻反应就会在结处停止，留下一层具有精确厚度的n型硅。 下述是基于电化学蚀刻实现MEMS压力传感器薄硅膜（为n型外延硅）的示意图：

图-电化学蚀刻实现MEMS压力传感器薄硅膜（为n型外延硅） 2）等离子蚀刻与反应离子刻蚀等离子蚀刻，是半导体行业的关键工艺。其中，Applied Materials、Lam Research、SPTS、TEL等公司是硅、二氧化硅、氮化硅、一些金属材料的等离子蚀刻设备系统的领先开发商。 在等离子环境中，有高度化学活性的中性原子、分子及自由基的等离子体，这些处于等离子体状态的物质在电场作用下向基板加速运动，再加上反应气体（例如 SF6、CF4、Cl2、CClF3、NF3等）碰撞，可以对目标进行蚀刻。如果这个过程是纯粹的化学反应，称为等离子体蚀刻（Plasma Etching）。

如果化学反应过程中，硅的表面还受到高能粒子轰击（ion bombardment），两者发挥协同作用，则该过程被称为反应离子蚀刻（Reactive ion etching，RIE）。在RIE中，离子（例如 SFx+）朝向基板的运动几乎是垂直的，这使得RIE具有垂直的方向特性。RIE通常用于表面刻蚀加工。 还有一种纯粹的物理蚀刻方法是离子铣削（Ion milling），其中先要产生惰性气体（通常是氩气）离子，然后通过1kV量级的电势在基板上加速。离子的方向性导致非常垂直的蚀刻轮廓。由于不需要化学反应，任何材料都可以通过离子铣削进行蚀刻。离子铣削速率通常比 RIE 慢得多，并且随材料的不同而变化很大。 以上三种同属干法刻蚀，是不是很绕？看下面这个图示也许会清楚一些：

图-等离子刻蚀、RIE、离子铣削工艺原理示意图 特别对于RIE来说，化学反应形成的副产物必须具有足够的挥发性，以便可以从真空室中排出，这一点至关重要。例如，在铜蚀刻中，产物CuCl2的挥发性不够，因此铜的RIE在实际应用中相当困难。下图总结了刻蚀不同材料的 RIE 的典型气体：

当然，以上刻蚀反应都会随着具体工艺参数配方的影响很大，下图列举了一些参数中的变量，上述的3种（等离子刻蚀、RIE、离子铣削）可能相互过渡，所以放在一起介绍：

图-等离子刻蚀参数变量 特别的，还有一种电感耦合等离子体反应离子蚀刻（Inductively coupled plasma，ICP-RIE）通过外部施加射频电磁场为电子云提供更大的激发。电感耦合等离子体增加了离子和中性粒子的密度，从而提高了蚀刻速率。ICP也可以用于体硅刻蚀加工。

图-ICP-RIE示意图，其中金属线圈就是用于射频耦合产生射频电磁场 3）深度反应离子蚀刻（博世工艺） 传统的等离子体蚀刻工艺通常用于MEMS加工中形成浅腔。后来20世纪90年代中期，科学家们推出了深度反应离子蚀刻（Deep reactive ion etching，DRIE）系统，可以蚀刻具有几乎垂直侧壁的高深宽比沟槽，其深度超过可达500μm。 德国斯图加特的Robert Bosch GmbH的有一种DRIE专利方法，其中蚀刻和沉积步骤在ICP-RIE系统中交替进行，具体过程为：薄膜沉积、底部薄膜蚀刻和硅蚀刻。在沉积工艺中，在沟槽的侧壁和底面上沉积钝化膜。在底部膜蚀刻步骤中，选择性地蚀刻沟槽底部上的钝化膜。在硅蚀刻步骤中，仅蚀刻已去除钝化膜的沟槽底部的硅。

图-Bosch DRIE工艺示意图 在蚀刻过程中，垂直取向的离子（SFx+）增强了氟自由基，去除沟槽底部沉积而成的钝化膜，同时薄膜沿侧壁保持相对完整。扇形的程度（由于蚀刻的各向同性成分而产生的侧壁纹理）随配方的不同而变化。 此外，DRIE蚀刻速率会随着沟槽深宽比的增加而降低。对二氧化硅的高选择性使得蚀刻深沟槽并停止在二氧化硅埋层上成为可能，例如适用于SOI（绝缘体上硅）晶圆。以下是一些Bosch 工艺的效果图：

图-Bosch 工艺效果图 总之，DRIE是形成具有接近垂直侧壁的深沟槽的强大工具，可调参数多，结果要求也多，所以蚀工艺难度大，如以刻蚀的沟槽纵横比vs速率、良好的均匀性、高垂直度、小扇形等作为优化目的，但一般来说所有的优化不能同时进行，所以每种掩模图案和深度都需要刻蚀工艺工程师进行工艺开发。 （全文完） 审核编辑 黄宇