0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

Xilinx LogiCORE IP视频定时控制器内核简介

fpga加油站 来源:fpga加油站 2023-10-16 11:06 次阅读

PG016中文文档简介

Xilinx LogiCORE IP视频定时控制器内核是一款通用视频定时生成器和检测器。该内核可通过完整的寄存器集进行高度编程,从而控制各种定时生成参数。这种可编程性与一组全面的中断位相结合,可轻松集成到处理器系统中,实现对模块的实时系统控制。视频定时控制器提供一个可选的AXI4-Lite兼容接口

特点

•支持最大16,384 x 16,384的逐行或交错视频帧尺寸

•输出定时信号的直接再生,具有独立的定时和极性反转功能

•自动检测并生成水平和垂直视频定时信号

•支持多种消隐或同步信号组合

•自动检测输入视频控制信号的极性

•支持检测和生成垂直空白/同步的水平延迟

•可编程输出视频信号极性

•生成多达16个额外的独立输出帧同步信号

•可选AXI4-Lite处理器接口

•中断和状态寄存器数量多,便于系统控制和集成

PG016中文文档部分翻译截图预览

85d07f06-5f75-11ee-939d-92fbcf53809c.png

85eea1de-5f75-11ee-939d-92fbcf53809c.png

861bf9d6-5f75-11ee-939d-92fbcf53809c.png

863ba4ca-5f75-11ee-939d-92fbcf53809c.png

审核编辑:汤梓红

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 控制器
    +关注

    关注

    112

    文章

    15223

    浏览量

    171189
  • 寄存器
    +关注

    关注

    30

    文章

    5028

    浏览量

    117721
  • 内核
    +关注

    关注

    3

    文章

    1309

    浏览量

    39846
  • Xilinx
    +关注

    关注

    70

    文章

    2121

    浏览量

    119373

原文标题:PG016| 视频定时控制器v6.2中文文档

文章出处:【微信号:fpga加油站,微信公众号:fpga加油站】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    AXI中断控制器(INTC)v4.1简介

    LogiCOREIP AXI中断控制器(INTC)内核接收来自外围设备的多个中断输入,并将它们合并到或中断输出到系统处理器。
    的头像 发表于 10-07 11:45 902次阅读
    AXI中断<b class='flag-5'>控制器</b>(INTC)v4.1<b class='flag-5'>简介</b>

    Xilinx ISE中的DDR控制器是否有任何IP实现

    你好任何人都可以指导我,Xilinx ISE中的DDR控制器是否有任何IP实现。如果没有如何实现DDR控制器以上来自于谷歌翻译以下为原文Hi can any one guide me
    发表于 02-27 12:13

    Logicore IP CAN过滤问题

    ,而是接受不应该通过的其他CAN消息。我已多次阅读LogiCORE IP CAN v5.0产品指南,并检查了AFR,AFMR和AFID寄存的设置。我正在使用CAN B(扩展ID) -J1939 CAN
    发表于 04-02 10:37

    请问Xilinx区域的Opencore TDM控制器是否有相同的功能?

    大家好,是否有一些用于TDM控制器IP内核,我尝试使用opencore的tdm控制器,因为它的FIFO使用Altera内核,我不能在
    发表于 07-19 13:08

    视频定时控制器IP配置

    我已使用以下设置配置了视频定时控制器IP:1)视频格式:576i2)活动视频:极性高3)Vsyn
    发表于 03-24 10:12

    视频时序控制器IP架构的问题怎么解决

    你好我正在从应用笔记pg016_v_tc中读取视频定时控制器IP内核。我无法理解第44页给出的体系结构。我不了解水平和垂直计数
    发表于 05-21 14:30

    是否有Xilinx提供的视频LVDS发送/接收IP内核

    嗨,是否有Xilinx提供的视频LVDS serdes发送/接收IP内核?如果是这样请分享详
    发表于 05-22 14:34

    Xilinx Logicore IP直接数字合成器DDS的用户手册免费下载

    Xilinx Logicore IP直接数字合成器(DDS)编译核心采用Axi4流兼容接口,实现高性能、优化的相位生成和相位-正弦电路。
    发表于 09-09 08:00 20次下载
    <b class='flag-5'>Xilinx</b> <b class='flag-5'>Logicore</b> <b class='flag-5'>IP</b>直接数字合成器DDS的用户手册免费下载

    Xilinx DDR控制器MIG IP核的例化及仿真

    DDR对于做项目来说,是必不可少的。一般用于数据缓存和平滑带宽。今天介绍下Xilinx DDR控制器MIG IP核的例化及仿真。 FPGA芯片:XC7K325T(KC705) 开发工具:Vivado
    的头像 发表于 11-26 15:02 7527次阅读
    <b class='flag-5'>Xilinx</b> DDR<b class='flag-5'>控制器</b>MIG <b class='flag-5'>IP</b>核的例化及仿真

    Xilinx LogiCORE IP块内存生成器的产品指南

    Xilinx LogiCORE IP块内存生成器(BMG)内核是一种高级内存构造函数,它使用XilinxFPGAs中的嵌入式块RAM资源生成区域和性能优化的内存。
    发表于 12-09 15:31 22次下载
    <b class='flag-5'>Xilinx</b> <b class='flag-5'>LogiCORE</b> <b class='flag-5'>IP</b>块内存生成器的产品指南

    LogiCOREIP1G/2.5G以太网PCS/PMA文档简介

    LogiCOREIP1G/2.5G以太网PCS/PMA或串行千兆媒体独立接口(SGMII)内核为连接到以太网媒体访问控制器(MAC)或其他自定义逻辑提供了灵活的解决方案
    的头像 发表于 11-01 10:42 3280次阅读

    LogiCORE IP AXI4-Stream FIFO内核解决方案

    LogiCORE IP AXI4-Stream FIFO内核允许以内存映射方式访问一个AXI4-Stream接口。该内核可用于与AXI4-Stream
    的头像 发表于 09-25 10:55 598次阅读
    <b class='flag-5'>LogiCORE</b> <b class='flag-5'>IP</b> AXI4-Stream FIFO<b class='flag-5'>内核</b>解决方案

    LogiCORE JTAG至AXI Master IP简介

    LogiCORE JTAG至AXI Master IP核是一个可定制的核,可生成AXIAXI总线可用于处理和驱动系统中FPGA内部的AXI信号。AXI总线接口协议可通过IP定制Vivado
    的头像 发表于 10-16 10:12 479次阅读
    <b class='flag-5'>LogiCORE</b> JTAG至AXI Master <b class='flag-5'>IP</b>核<b class='flag-5'>简介</b>

    LogiCORE IP JESD204内核概述

    LogiCORE IP JESD204内核实现了一个JESD204B接口,使用GTX、GTH、GTP或GTY(仅限UltraScale和UltraScale+)收发器在1至8个通道上支持1至12.5
    的头像 发表于 10-16 10:57 443次阅读
    <b class='flag-5'>LogiCORE</b> <b class='flag-5'>IP</b> JESD204<b class='flag-5'>内核</b>概述

    LogiCORE IP AXI UART 16550内核简介

    LogiCORE IP AXI 通用异步接收发送器 (UART) 16550 连接到高级微控制器总线架构 (AMBA) AXI,为异步串行数据传输提供控制器接口。该软
    的头像 发表于 10-16 11:02 2170次阅读
    <b class='flag-5'>LogiCORE</b> <b class='flag-5'>IP</b> AXI UART 16550<b class='flag-5'>内核</b><b class='flag-5'>简介</b>