JK触发器与T触发器的Verilog代码实现和RTL电路实现
一、JK 触发器的 Verilog 代码实现和 RTL 电路实现
module JK_FF(
input wire Clk,
input wire J,
input wire K,
output reg Q
);
// 公式
always @(posedge Clk) begin
Q <= (J&(~Q))|((~K)&Q);
end
// 查找表
// always @(posedge Clk)
// case({J,K})
// 2'b00: Q <= Q;
// 2'b01: Q <= 0;
// 2'b10: Q <= 1;
// 2'b11: Q <= ~Q;
// endcase
endmodule
JK 触发器的 RTL 电路图如下所示：
JK 触发器的 RTL 电路图
二、T 触发器的 Verilog 代码实现和 RTL 电路实现
module T_FF(
input wire Clk,
input wire T,
output reg Q
);
// 公式
always @(posedge Clk) begin
Q <= (T&(~Q))|((~T)&Q);
end
// 查找表
// always @(posedge Clk)
// if(t)
// Q <= ~Q;
// else
// Q <= Q;
endmodule
T 触发器的 RTL 电路图如下所示：
T 触发器的 RTL 电路图
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