DS1624 2-Wire通信SDA保持时间澄清

DS2的1624线时序规格与I²C不同。本应用笔记详细介绍了其中的区别。SDA不由DS1624内部保持。总线主站有责任保持SDA，直到SCL的下降沿完成。

介绍

本应用笔记详细介绍了DS1624通信时序与I²C规格之间的差异。在I²C下，允许SCL和SDA线路同时转换，因为SDA被从器件在内部延迟至少300ns。DS1624不会延迟相对于SCL的SDA信号，因此总线主机必须将SDA保持在正确的逻辑状态，直到SCL完全转换到逻辑低电平，以防止错误生成START或STOP操作。

适当的时机

DS1624的SDA线相对于SCL没有内部延迟。因此，SDA逻辑电平必须保持在DS1624外部，直到写入数据时SCL转换到逻辑低电平;否则，可能会识别启动或停止条件。在2线总线上写入逻辑“1”时，在SDA转换到保证逻辑高阈值VIH（0.7 x VDD最小值）之前，SCL必须达到保证逻辑低阈值VIL（0.3 x VDD最大值）。写入逻辑“0”时，SCL 必须在 SDA 转换到 VIL 以上之前达到 VIL。生成 START 条件时，SDA 必须在 SCL 转换到 VIH 以下之前达到 VIL。生成停止条件时，SDA 必须在 SCL 转换到 VIH 以下之前达到 VIH。VIL 和 VIH 级别均在每个设备上进行生产测试。这保证了在整个电压和温度范围内（包括器件制造公差）使用此时序的正常运行。

总结

DS1624的时序和I²C规格存在差异。DS1624不会在内部延迟SDA相对于SCL。因此，系统主机需要在 SCL 的下降沿期间维护 SDA，以防止逻辑“1”被解释为 START 条件，而逻辑“0”被解释为 STOP 条件。

审核编辑：郭婷