利用硅双极宽带PLL构建模块集成电路

该文提出了一种宽带锁相环（PLL）构建模块集成电路（IC），该电路可以适应0.5GHz至9GHz的信号频率。该设计集成了具有可选分频比的预分频器、鉴相器、用于生产测试的压控振荡器以及相关电路。该芯片采用Maxim的GST-2双极线性阵列技术设计，采用16引脚塑料双列直插式封装。其结果是适用于各种PLL系统的低成本宽带解决方案。

介绍

许多高速PLL设计的发展重点正在从研究演变为经济挑战。系统设计人员需要高度集成、具有价格竞争力的解决方案。低成本解决方案通常需要使用廉价的塑料封装，尽管它对高速性能有不利影响。更高的集成度导致更大的功耗，进一步增加了与塑料封装相关的挑战。因此，本文描述的PLL构建模块的目标是以低功耗实现宽带性能，并使性能受封装限制的影响最小。

设计

PLL构建模块IC可以适应0.5GHz至9GHz的输入信号频率范围，使其适用于大多数PLL应用，如卫星通信系统、高速测量设备和RF数据通信。该芯片采用硅双极技术制造，NPN晶体管fT和 f.max分别等于 24GHz 和 22GHz。为了缩短上市时间，使用了线性阵列。线性阵列类似于门阵列，不同之处在于，线性阵列没有预先放置用于数字功能的门，而是具有用于模拟设计的晶体管、电阻器和电容器等预置元件。使用线性阵列可以实现更快的周转时间，但增加的布局寄生效应和固定数量的元件和元件值可能会阻碍设计人员实现最佳设计。尽管存在这些潜在的限制，但宽带性能仍然通过精心的布局和创造性设计来实现，这些设计最有效地利用了可用组件。

芯片的框图如图1所示。芯片从0.5GHz至9GHz频率范围内的外部源接收调制信号。信号通过片内鉴相器和片外环路滤波器锁相至外部RF输入。预分频器分为两部分：八分频块和八分/九分频块。VCO、电荷泵和环路滤波器省略在片外，因此该构建模块可用于各种系统应用。

图1.PLL构建模块和完整的PLL电路。

八分频中的触发器采用主/从配置，Q-bar输出反馈到数据输入，使时钟频率分频2倍。八分频链中第一个触发器的示意图如图2所示。第一个触发器的一个特点是包含称为“保活”电流的电流，记作IK在原理图中。保活电流缩短了完全切换 Q 的时间9- Q16通过防止晶体管关闭。值约为主差分对电流的 1/10 （ID）的使用。所有八个发射器跟随器（Q1- Q8） 对于八分频中的第一个触发器是必需的，因为发射极跟随器的低输出阻抗和高电流驱动能力提高了切换速率。对于不考虑速度的后续阶段，消除（或减少数量）发射极跟随器，并降低差分对电流以最大限度地降低功耗。

图2.除以八链中第一个触发器的示意图。

这项工作中的鉴相器基于标准设计。鉴相器的框图如图3所示。鉴相器有三个输出：UP、DWN 和 LD。当环路失锁时，UP或DWN输出上会出现不规则的脉冲序列，具体取决于输入信号频率是比参考频率快还是慢。另一个信号的滤波输出保持高电平。如果信号频率和参考频率相等，则输出脉冲序列是周期性的，平均值是相位偏移的量度。

图3.鉴相器框图。

开发低成本的PLL构建模块“高速”测试是其生产成功的关键。包括一个片内高频（~5GHz）环形振荡器。振荡器的目的是提供一种在近速晶圆或封装测试期间测试分频器的方法。VCO是一种环形振荡器，它使用插值来增加频率响应[1]。振荡器通过外部“使能”引脚单独供电，该引脚在接地时禁用其工作，并在连接到电源时允许工作。二分频电路用于将测试输出信号降低到与低速晶圆测试和芯片分选兼容的频率。

包装

PLL构建模块IC要在高频下成功运行，需要仔细重新设计塑料封装，如图4所示。需要绝对最小化接地电感，以实现良好的相位噪声响应。高频预分频器输入（VRF）需要与鉴相器输入（REFIN）很好地隔离。SOIC 封装上的 16 个引脚中有 6 个是接地引脚，它们与焊盘短路。重新加工为要连接的芯片接地和芯片基板提供了一个相对“干净”的接地点。用四个接地引脚（每侧两个）包围高频输入信号，改善了输入信号的隔离。此外，重新加工封装有助于显著改善热阻。封装的Φja从~100°C/W降低到72°C/W，芯片在所有情况下的最高结温都不会超过125°C。

图4.包装图纸。

基于封装的物理特性，建立了集总参数封装模型。图 5 显示了该模型，其中包含用于仿真的特定参数值。（给出的值适用于最短引线长度。高频输入信号放置在封装的中心，以最大限度地减少焊线和引线电感，从而降低耦合并改善匹配。

图5.封装模型。

测量结果

封装PLL构建模块的最小可检测输入信号与输入频率的关系如图6所示。-20dBm或更小的输入信号足以在很宽的频率范围内工作。该设计的工作频率范围为 0.5GHz 至 9GHz，但在频率边界下需要稍大的输入功率电平。封装芯片的测量是在-35°C至+90°C的温度范围内进行的。在较低温度下，PLL构建模块在给定输入信号电平下以较高的速度工作，因为晶体管T随着结温的降低而增加。仿真结果预测了温度对性能的影响。在每个温度下，电源在4.5V至5.5V范围内变化。图6中的数据表明，电路的性能与电源电压相对无关。

图6.封装器件在各种电源电压和温度下的分压器灵敏度。

还使用膜探头测量了未封装芯片的分压器灵敏度。图7所示两条曲线的相似性显示了封装的宽带性能。高达9GHz的晶圆和封装测量之间几乎没有区别。

图7.分压器灵敏度：标称条件下封装和晶圆探针数据的比较。（T = 25°C， V抄送= 11V）

驱动分压器的输入缓冲器设计为与50Ω阻抗相匹配。S的测量结果11图8所示可以通过了解输入缓冲器拓扑来解释。阻抗匹配通过连接在输入和偏置电压之间的50Ω内部电阻来实现。在非常低的频率下，偏置电路的阻抗会增加输入阻抗。偏置节点处的电容会随着频率的增加而降低偏置电路的阻抗。在中频带实现良好的匹配。在高频下，封装和布局寄生效应开始降低输入阻抗。显示的数据还反映了SMA连接器的阻抗，这进一步降低了高频下的性能。优于 -5dB 的 S11可以在整个工作频率频带上实现，这足以满足大多数闭环应用的需求。

图8.封装PLL构建模块的输入阻抗。

用于测试目的的片内振荡器的振荡频率约为5GHz。该设计没有针对速度进行优化，并且通过这种设计可以实现更高的频率。在100kHz失调频率下，测得的相位噪声为-69dBc/Hz。

鉴相器在分压器的整个范围内正常工作。输出为带外部负载的集电极开路。对于150Ω负载，UP和DWN引脚上的输出电压为1.1V。LD输出在负载500Ω电阻时可实现2V摆幅。所需的最小基准输入信号为-18dBm （匹配至50Ω），可承受高达+10dBm的电压。

电路芯片尺寸为 70 mil x 75 mil。大约 85% 的线性阵列用于 PLL 构建模块的设计。标称条件下的功耗（T = 25°C 和 V抄送= 5V）约为500mW。

结论

本文描述的设计是一个宽带PLL构建模块，能够适应0.5GHz至9GHz的信号频率。制造的零件体现了低成本、快速上市的设计，同时又不牺牲性能。该芯片通过有效的封装建模、内置测试和重新加工，克服了与廉价封装相关的设计问题。

审核编辑：郭婷