SVA Assertion有什么优势?
简单来说，assertion就是一个对于设计规格的check。
如果我们设计正确工作时需要满足FRAME_上升沿后的1～2拍会出现LDP_的下降沿，如下图所示
那么SVA语法就可以写成：
非常简洁高效。
如果只使用Verilog呢？该怎么进行这种规格的检查呢？
在上面的例子中，每次监测到FRAME_就会启动2个进程（fork-join）。
如果无法在两个时钟周期内监测到LDP_的下降沿，那么就会打印FAIL。
语法的最高境界就是自然语言，从这个角度看SVA这种描述性语言比Verilog这类程序性语言要高效多了。
审核编辑 ：李倩
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原文标题：SVA Assertion有什么优势?
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